[发明专利]半导体器件及其制备方法

说明书

本发明涉及一种半导体器件，包括：基底，基底上形成有选择开关晶体管；第一介质层，位于基底上，且覆盖选择开关晶体管；鳍式堆叠电容，位于第一介质层的上表面，且部分嵌入第一介质层内；鳍式堆叠电容与选择开关晶体管的漏极电连接；第二介质层，位于第一介质层的上表面，且覆盖鳍式堆叠电容；第一金属层，位于第二介质层的上表面；第一金属层至少包括板线，板线与鳍式堆叠电容电连接；第三介质层，位于第二介质层的上表面，且覆盖第一金属层；第二金属层，位于第三介质层的上表面，第二金属层包括位线，位线与选择开关晶体管的源极电连接。能够在半导体器件缩小的情况下解决电容面积不足的问题，电容容量有较可观的增加，提升单元存储性能。

技术领域

本发明涉及半导体领域，特别是涉及一种半导体器件及其制备方法。

背景技术

常规的1T1C(1晶体管1电容)存储器单元需要一个晶体管和一个电容，且电容一般为平面电容。随着集成电路沿着摩尔定律微缩，常规的1T1C存储器单元会遇到无法缩小的问题，这是由于在不断微缩的情况下，特别是到0.13μm标准CMOS制造工艺以下技术节点，随着电容需要不断缩小面积，平面电容的电容值会随着面积缩小而同比例减小，过小的电容能够存储的电荷有限，电容存储电荷的数量大幅减少，使存储单元在实际工作中的性能下降，甚至读取困难。为了保证在单位微缩的情况下保持足够大的电容，需要维持较大的电容结构，这与集成电路不断缩小的发展方向是相违背的。

发明内容

基于此，有必要针对上述技术问题，提供一种半导体器件及其制备方法，其具有在不增大半导体器件整体面积的情况下增大半导体器件的电容的效果。

一种半导体器件，包括：

基底，所述基底上形成有选择开关晶体管；

第一介质层，位于所述基底上，且覆盖所述选择开关晶体管；

鳍式堆叠电容，位于所述第一介质层的上表面，且部分嵌入所述第一介质层内；所述鳍式堆叠电容与所述选择开关晶体管的漏极电连接；

第二介质层，位于所述第一介质层的上表面，且覆盖所述鳍式堆叠电容；

第一金属层，位于所述第二介质层的上表面；所述第一金属层至少包括板线，所述板线与所述鳍式堆叠电容电连接；

第三介质层，位于所述第二介质层的上表面，且覆盖所述第一金属层；

第二金属层，位于所述第三介质层的上表面，所述第二金属层包括位线，所述位线与所述选择开关晶体管的源极电连接。

通过上述技术方案，由于鳍式堆叠电容位于第一介质层的上表面，且部分嵌入第一介质层内，因此相较于传统电容，即使在基底上的垂直投影面积相同，鳍式堆叠电容的电容面积也会大于传统电容的电容面积，能够在半导体器件缩小的情况下解决电容面积不足的问题，使得电容容量有较可观的增加，极大的提升单元存储性能，同时板线和位线通过第二介质层隔开的，两者可以自由选择合适的所在层而不产生额外的寄生电容。

在其中一个实施例中，所述第一介质层内形成有若干个电容沟槽；

所述鳍式堆叠电容包括：下电极、电容介质层及上电极；所述下电极覆盖相邻所述电容沟槽之间的所述第一介质层的上表面、所述沟槽阵列外侧的部分所述第一介质层的上表面、所述电容沟槽的侧壁及底部，且与所述选择开关晶体管的漏极电连接；所述电容介质层覆盖所述下电极的上表面；所述上电极覆盖所述电容介质层的上表面。

在其中一个实施例中，所述鳍式堆叠电容的下表面呈齿状或波浪状。

在其中一个实施例中，所述鳍式堆叠电容自所述漏极的上方延伸至所述选择开关晶体管的栅极的上方。

在其中一个实施例中，所述选择开关晶体管的栅极位于所述第一介质层内，所述电容延伸入所述第一介质层内。

本发明还提供一种半导体器件的制备方法，包括：