[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底包括相邻的第一区域和第二区域，第一区域和第二区域上形成有堆叠结构，第一区域、第二区域的堆叠结构以及衬底构成第一开口；在第一开口底面和侧壁形成第一介电层，第一介电层之间具有第二开口；在第二开口中形成第二介电层；形成源漏掺杂层；去除源漏掺杂层和第二介电层之间的第一介电层，形成露出源漏掺杂层中靠近第二介电层的侧壁的凹槽；在凹槽中形成接触插塞。本申请实施例所述接触插塞与源漏掺杂层的顶面、以及源漏掺杂层靠近所述第二介电层的侧壁和远离所述第二介电层的侧壁接触，接触插塞和源漏掺杂层的接触电阻较小，使得半导体结构的电学性能好。

技术领域

本申请实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如纳米线晶体管。纳米线晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，纳米线晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

为了进一步提高半导体结构的集成度，提出了Forksheet晶体管，其是FinFET和纳米线晶体管之后的选择，其因复杂的双边鳍状结构用介电墙(wall)隔开。

发明内容

本申请实施例解决的问题是提供一种半导体结构及其形成方法，降低接触插塞和源漏掺杂层的接触电阻，优化半导体结构的电学性能。

为解决上述问题，本申请实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相间隔的第一区域和第二区域，所述第一区域和第二区域上形成有堆叠结构，所述第一区域的堆叠结构和第二区域的堆叠结构之间形成有第一开口；在所述第一开口的侧壁上形成第一介电层，所述第一介电层之间具有第二开口；在所述第二开口中形成第二介电层；形成所述第二介电层后，在所述堆叠结构中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层；刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁；形成所述沟槽后，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽；在所述沟槽和凹槽中形成接触插塞。

相应的，本申请实施例还提供一种半导体结构，包括：衬底，所述衬底包括相间隔的第一区域和第二区域；第一介电墙，位于所述第一区域和第二区域之间的所述衬底上；源漏掺杂层，沿所述第一介电墙的延伸方向分立于所述第一区域和第二区域的所述衬底上，且所述源漏掺杂层与所述第一介电墙间隔设置；接触插塞，位于所述源漏掺杂层和所述第一介电墙之间，且覆盖所述源漏掺杂层的顶面，以及源漏掺杂层远离所述第一介电墙的侧壁。

与现有技术相比，本申请实施例的技术方案具有以下优点：

本申请实施例所提供的半导体结构的形成方法中，所述第一区域和第二区域的所述堆叠结构与衬底构成第一开口，在第一开口侧壁形成第一介电层，所述第一介电层之间具有第二开口，所述第二介电层形成在所述第二开口中，在所述堆叠结构中形成源漏掺杂层和覆盖所述源漏掺杂层的层间介质层，相应的所述第一区域的源漏掺杂层和第二区域的源漏掺杂层通过第一介电层和第二介电层间隔开，刻蚀所述层间介质层，形成沟槽，所述沟槽露出所述源漏掺杂层的顶面和远离所述第二介电层的侧壁，去除所述源漏掺杂层和第二介电层之间的所述第一介电层，形成凹槽，所述凹槽露出所述源漏掺杂层中靠近所述第二介电层的侧壁；在所述沟槽和凹槽中形成接触插塞的过程中，所述接触插塞与源漏掺杂层的顶面、以及源漏掺杂层靠近所述第二介电层的侧壁和远离所述第二介电层的侧壁接触，所述接触插塞和所述源漏掺杂层的接触面积较大，从而所述接触插塞和源漏掺杂层的接触电阻较小，有利于提高半导体结构的电学性能。

附图说明