[发明专利]单通道高速高精度SAR ADC的数字后台自校准电路结构及方法

权利要求书

1.一种单通道高速高精度SAR ADC的数字后台自校准电路结构，其特征在于，包括：自举开关模块、电容阵列模块、比较器模块、寄存器模块、SAR逻辑控制模块和数字校准模块，所述自举开关模块、所述电容阵列模块、所述比较器模块、所述寄存器模块和所述数字校准模块依次连接，所述SAR逻辑控制模块连接在所述电容阵列模块的P端和N端的底极板与所述比较器模块的输出端之间，其中，

所述自举开关模块，包括开关SN和开关SP，SN用来控制所述电容阵列模块的N端的VIN输入信号的传输，SP用来控制电容阵列模块的P端的VIP输入信号的传输，VIN输入信号和VIP输入信号为差分输入信号；

所述电容阵列模块，用来获取误差电压，并将所述VIN输入信号采样到所述电容阵列模块上得到N端采样信号、将所述VIP输入信号采样到所述电容阵列模块上得到P端采样信号；

所述比较器模块，用来对所述N端采样信号和所述P端采样信号的电压进行比较，若所述N端采样信号的电压大于所述P端采样信号的电压，则所述比较器模块的输出结果为低电平，若所述N端采样信号的电压小于所述P端采样信号的电压，则所述比较器模块的输出结果为高电平；所述比较器模块，包括：预放大器和锁存器；

所述寄存器模块，用来存储通过所述误差电压得到的所述电容阵列模块的实际权重；

所述SAR逻辑控制模块，用来根据所述输出结果控制所述电容阵列模块的开关端连接V_REF端、V_CM端或GND端，当所述电容阵列模块P端和N端的顶极板接V_CM端，待误差提取位的底极板连接GND端，高于待误差提取位电容的底极板和电容阵列模块N端连接GND端，低于待误差提取位电容的底极板连接接V_REF端，然后，将电容阵列模块的顶极板与V_CM端断开，待误差提取位的底极板连接V_REF端，低于待误差提取位的底极板和电容阵列模块的N端均接GND端，高于待误差提取位底极板电压的底极板连接GND端；

所述数字校准模块，用来对所述比较器模块的输出结果进行累加、相乘和相加运算中的一种或多种目标运算，得到所述电容阵列模块的误差权重和实际权重；所述数字校准模块包括：第一乘法器(11)、第一累加器(12)、第一加法器(13)、电容阵列实际权重模块(14)、第二乘法器(15)、第二累加器(16)、LSB-DAC理想权重模块(17)和电容阵列理想权重模块(18)，其中，所述第一乘法器(11)、所述第一累加器(12)、所述第一加法器(13)、所述电容阵列实际权重模块(14)、所述第二乘法器(15)和所述第二累加器(16)依次连接，所述LSB-DAC理想权重模块(17)连接在所述第一乘法器(11)的输入端，所述电容阵列理想权重模块(18)连接在所述第一加法器(13)的输入端。

2.根据权利要求1所述的单通道高速高精度SAR ADC的数字后台自校准电路结构，其特征在于，所述电容阵列模块包括第一电容阵列(MSB-DAC)、第二电容阵列(LSB-DAC)、第一电容(CSP)和第二电容(CSN)，其中，

所述第一电容阵列(MSB-DAC)的P端通过所述第一电容(CSP)与所述第二电容阵列(LSB-DAC)的P端连接，所述第一电容阵列(MSB-DAC)的N端通过所述第二电容(CSN)与所述第二电容阵列(LSB-DAC)的N端连接。