[发明专利]改善屏蔽栅表面粗糙的方法

说明书

本发明提供了一种改善屏蔽栅表面粗糙的方法，包括：提供衬底，在所述衬底上形成图形化的硬掩膜；以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；在所述第一沟槽内形成栅介质层，并得到第二沟槽；向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整。可以改善形成的屏蔽栅的表面粗糙的问题，从而增加屏蔽栅和控制栅之间形成的介质层的工艺窗口，改善控制栅和屏蔽栅之间的漏电性能。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种改善屏蔽栅表面粗糙的方法。

背景技术

在耐压为100v及以下的中低压器件领域，屏蔽栅沟槽型(Shield Gate Trench，SGT)器件因为其低的比导通电阻和低的栅漏耦合电容，被得到广泛的应用。屏蔽栅沟槽型器件的栅极结构包括屏蔽多晶硅和多晶硅栅，屏蔽多晶硅通常也称为源多晶硅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下或者左右结构关系。

如图1所示，是现有屏蔽栅沟槽型器件的沟槽的结构示意图，而现有技术的屏蔽栅沟槽型的工艺是在半导体材料如衬底110中刻蚀形成第一沟槽，然后沉积形成栅介质层120，栅介质层120形成第二沟槽，然后向第二沟槽内填充多晶硅并回刻形成源多晶硅即屏蔽栅130，然后沉积多晶硅层间介质氧化膜(热氧化膜)，制作栅氧化层最后再在栅氧化层上沉积多晶硅并回刻形成栅多晶硅。然而，随着工艺的发展，第二沟槽的开口的尺寸在逐渐减小，刻蚀多晶硅形成屏蔽栅130时，屏蔽栅130的表面会出现凹凸不平的情况，甚至在第一沟槽的深宽比大于等于5或者第二沟槽深宽比大于等于8时，屏蔽栅130表面的高低落差可以达到1um以上，即形成的屏蔽栅130上表面坑坑洼洼，影响控制栅和屏蔽栅之间的漏电性能。

发明内容

本发明的目的在于提供一种改善屏蔽栅表面粗糙的方法，可以改善形成的屏蔽栅的表面粗糙的问题，改善控制栅和屏蔽栅之间的漏电性能。

为了达到上述目的，本发明提供了一种改善屏蔽栅表面粗糙的方法，包括：

提供衬底，在所述衬底上形成图形化的硬掩膜；

以图形化的硬掩膜为掩模，刻蚀所述衬底形成第一沟槽；

在所述第一沟槽内形成栅介质层，并得到第二沟槽；

向所述第二沟槽内填充多晶硅，并覆盖所述栅介质层和剩余的所述硬掩膜；

执行研磨工艺，并研磨停止在所述硬掩膜的表面，以平整化所述多晶硅的表面；

第一次干法刻蚀所述多晶硅，并去除所述第二沟槽上方的多晶硅；

第二次干法刻蚀第一次干法刻蚀后的多晶硅形成屏蔽栅，所述屏蔽栅表面平整。

可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述衬底为一重掺杂半导体结构。

可选的，在所述的改善屏蔽栅表面粗糙的方法中，在所述第一沟槽内形成栅介质层的方法包括：

向所述第一沟槽内沉积氧化物，以形成栅介质层，所述栅介质层覆盖所述第一沟槽侧壁和底部。

可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述氧化物包括氧化硅。

可选的，在所述的改善屏蔽栅表面粗糙的方法中，采用化学机械研磨方法研磨所述多晶硅直到所述硬掩膜的表面并且使得研磨后的多晶硅表面平整。

可选的，在所述的改善屏蔽栅表面粗糙的方法中，所述第一次干法刻蚀的方法包括：