[发明专利]锁相环电路和包括锁相环电路的时钟发生器

说明书

锁相环(PLL)电路可以包括压控振荡器、亚采样PLL电路和分数分频控制电路。分数分频控制电路可以包括：压控延迟线，路由反馈信号以生成延迟信息；复制压控延迟线，其上施加有延迟信息并且被配置为路由参考时钟信号以生成多个延迟参考时钟信号，每个延迟参考时钟信号被延迟多达不同的相应延迟时间；以及数字时间转换器DTC，被配置为根据多个延迟参考时钟信号生成选择参考时钟信号，并将选择参考时钟信号输出到亚采样PLL电路。

相关申请的交叉引用

本申请要求2019年10月10日向韩国知识产权局递交的韩国专利申请No.10-2019-0125676的权益，将其公开内容通过引用全部合并在此。

技术领域

本公开大体上涉及锁相环(PLL)和具有PLL的时钟发生器，更具体地，涉及包括用于针对时钟的基于分数分频的锁相的亚采样PLL的PLL。

背景技术

时钟发生器等内的PLL是可以生成锁相时钟信号的电路。例如，时钟信号可以用于在发射机中发送数据或在接收机中恢复数据。在这方面，PLL可以被分类为例如环形PLL或电感器-电容器(LC)PLL。

近来，通过亚采样来锁定时钟的相位的技术已经应用于PLL，以改善噪声特性。例如，亚采样PLL可以包括相位检测器和压控振荡器(VCO)，其中，相位检测器利用参考时钟对VCO的输出进行亚采样。另一种技术涉及分数分频，该分数分频在反馈路径中使用分数分频器。然而，由于在亚采样操作期间分频器不对时钟执行分频，因此这限制了分数分频操作的性能。已经引入了通过使用数字时间转换器在亚采样操作期间实现分数分频操作的技术，以解决该限制。然而，由于有限的分辨率和量化噪声，使用这种方法会降低时钟发生器的性能。

发明内容

本发明构思的实施例提供了一种锁相环(PLL)和包括PLL的时钟发生器，所述PLL包括分数分频控制电路，所述分数分频控制电路在对时钟的分数分频锁相控制方面具有较高的分辨率，并且能够减少量化噪声。

根据本发明构思的一个方面，提供了一种锁相环(PLL)电路，包括：压控振荡器，被配置为生成输出时钟信号；亚采样PLL电路，被配置为接收作为反馈信号的输出时钟信号，并基于所述输出时钟信号来执行基于分数分频的锁相操作；以及分数分频控制电路，被配置为将用于基于分数分频的锁相操作的选择参考时钟信号提供给亚采样PLL电路。分数分频控制电路包括：压控延迟线，被配置为路由反馈信号以生成延迟信息；复制压控延迟线，其上施加有延迟信息并且被配置为路由参考时钟以生成多个延迟参考时钟信号，每个延迟参考时钟信号被延迟多达不同的相应延迟时间；以及数字时间转换器(DTC)，被配置为根据多个延迟参考时钟信号生成选择参考时钟信号，并将选择参考时钟信号输出到亚采样PLL电路。

根据本发明构思的另一方面，提供了一种锁相环(PLL)电路，包括：压控振荡器，被配置为生成输出时钟信号；亚采样PLL电路，被配置为接收作为反馈信号的输出时钟信号，并基于所述输出时钟信号来执行基于分数分频的锁相操作；以及分数分频控制电路，被配置为将用于基于分数分频的锁相操作的选择参考时钟信号提供给亚采样PLL电路，其中，分数分频控制电路还被配置为：通过使用具有第一频率的反馈信号执行延迟操作，来生成与反馈信号的一个周期内的恒定延迟时间有关的延迟信息；基于延迟信息，通过使用具有第二频率的参考时钟信号，来生成逐渐地被延迟多达延迟时间的多个延迟参考时钟信号；以及通过使用多个延迟参考时钟信号来生成选择参考时钟信号。