[发明专利]锁相环电路和包括锁相环电路的时钟发生器

权利要求书

1.一种锁相环PLL电路，包括：

压控振荡器，被配置为生成输出时钟信号；

亚采样PLL电路，被配置为接收所述输出时钟信号作为反馈信号，并基于所述输出时钟信号来执行基于分数分频的锁相操作；以及

分数分频控制电路，被配置为将用于所述基于分数分频的锁相操作的选择参考时钟信号提供给所述亚采样PLL电路，

其中，所述分数分频控制电路包括：

压控延迟线，被配置为路由所述反馈信号并基于所述反馈信号生成延迟信息；

复制压控延迟线，其上施加有所述延迟信息并且被配置为路由参考时钟信号以生成多个延迟参考时钟信号，每个延迟参考时钟信号被延迟多达不同的相应延迟时间；以及

数字时间转换器DTC，被配置为根据所述多个延迟参考时钟信号生成所述选择参考时钟信号，并将所述选择参考时钟信号输出到所述亚采样PLL电路。

2.根据权利要求1所述的PLL电路，其中，所述复制压控延迟线包括多个延迟元件，所述多个延迟元件具有与包括在所述压控延迟线内的多个延迟元件相同的特性。

3.根据权利要求1所述的PLL电路，其中，所述参考时钟信号的频率的值是通过将目标分数分频比施加到由所述亚采样PLL电路锁相的所述输出时钟信号的频率而获得的。

4.根据权利要求1所述的PLL电路，其中，所述分数分频控制电路还包括延迟锁定环DLL电路，所述DLL电路连接到所述压控延迟线并且被配置为通过锁定已通过所述压控延迟线的所述反馈信号的延迟来生成所述延迟信息。

5.根据权利要求4所述的PLL电路，其中，所述延迟信息包括所述压控延迟线中包括的多个延迟元件的偏置电压。

6.根据权利要求4所述的PLL电路，其中，所述DLL电路连接到所述复制压控延迟线，并且还被配置为将所述延迟信息提供给所述复制压控延迟线。

7.根据权利要求4所述的PLL电路，其中，所述压控延迟线包括多个第一延迟元件，所述多个第一延迟元件串联连接并且均被配置为将接收到的信号延迟多达相同的延迟时间，以输出相对于所述反馈信号具有特定相位偏移的延迟反馈信号。

8.根据权利要求7所述的PLL电路，其中，所述复制压控延迟线包括多个第二延迟元件，所述多个第二延迟元件串联连接并且被配置为将接收到的信号延迟多达与所述压控延迟线的所述多个第一延迟元件相同的延迟时间，并且所述多个第二延迟元件还被配置为通过所述多个第二延迟元件的相应输出端将从所述参考时钟信号逐渐地延迟得到的所述多个延迟参考时钟信号输出到所述DTC。

9.根据权利要求4所述的PLL电路，其中，所述DLL电路还被配置为：当通过调整由所述压控延迟线引起的所述反馈信号的延迟程度使所述延迟反馈信号的相位落入特定锁定范围内以防止谐波锁定时，开始用于锁定所述反馈信号的延迟的操作。

10.根据权利要求1所述的PLL电路，其中，所述DTC包括：

复用器，被配置为从所述多个延迟参考时钟信号中选择延迟参考时钟信号并输出所选择的延迟参考时钟信号；以及

精细时间控制FTC电路，被配置为通过调整从所述复用器输出的所述延迟参考时钟信号的延迟来生成所述选择参考时钟信号。

11.根据权利要求10所述的PLL电路，其中，接收到的用于所述复用器的选择操作的第一比特信号的比特数量大于接收到的用于所述FTC电路的调整操作的第二比特信号的比特数量。

12.根据权利要求10所述的PLL电路，其中，所述FTC电路的延迟调整范围与所述多个延迟参考时钟信号之间的恒定延迟时间相对应。