[发明专利]集成电路测试模式下的DFT电路构建方法及应用

说明书

本发明公开了一种集成电路测试模式下的DFT电路构建方法及其应用，方法包括：S1.获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；S2.设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；S3.对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建。具有可改善集成电路测试模式时序，避免大量缓冲器单元插入等优点。

技术领域

本发明涉及集成电路可测试性设计(Design for Test，DFT)领域，尤其涉及一种集成电路测试模式下的DFT电路构建方法及应用，包括DFT电路构建系统、存储介质及装置。

背景技术

随着集成电路制造工艺的进步，芯片的复杂程度不断增加，如何进行芯片的可测性电路设计越来越具有挑战性。可测试性设计的关键是可控制性和可观察性，可控制性是使电路内部的每个节点置位和复位的能力，可观察性是直接或间接观察电路中任何节点状态的能力。可测试性设计的目的有两个：第一个，找出芯片的固定故障，如制造工艺导致的测试链电路断开；第二个，测试芯片的实际性能，便于进行量产筛片。超大规模集成电路芯片，串行接口模块已是必备，基于PCIE和以太网协议的电路系统时钟数量多、时钟结构复杂、时序单元数量多。面对这样复杂的电路系统，如何实现对物理设计友好的可测性设计是摆在DFT和物理设计工程师面前的一道难题。

传统可测性设计方法是将这些时钟进行任意组合形成多个时钟分组，然后将芯片扫描时钟输入端口作为时钟分组中各个时钟的时钟源，在芯片DFT输入端口数量受限的情况下，通常一个扫描时钟输入端口要接管十个以上的子系统内部时钟。扫描链的插入是以每一个DFT时钟分组展开。但是，由于传统可测性设计方法将功能模式下有逻辑路径的两个时钟划分到一个DFT时钟分组，然后按DFT时钟分组进行寄存器的串链，导致功能模式下平衡的时钟树在测试模式下变得不平衡，从而引入了大量的保持时间违例，增加了大量缓冲器单元，浪费了芯片的面积，增加了芯片的功耗。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种可改善集成电路测试模式时序，避免大量缓冲器单元插入，有效避免传统方法需要引入大量保持时间违例等不足的集成电路测试模式下的DFT电路构建方法及应用。

为解决上述技术问题，本发明提出的技术方案为：一种集成电路测试模式下的DFT电路构建方法，包括如下步骤：

S1.获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；

S2.设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；

S3.对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建。

进一步地，步骤S1中，通过判断两个功能时钟的时钟域下的寄存器有无时序检查路径，确定该两个功能时钟之间是否存在逻辑交互关系。

进一步地，步骤S1中所述时钟分组为功能时钟之间不存在逻辑交互关系的功能时钟的最大集合。

进一步地，步骤S3具体包括：针对每个时钟分组内的功能时钟的功能时钟域分别生成扫描链，再将各功能时钟域的扫描链进行串连，得到最终的扫描链。。

一种集成电路测试模式时序的DFT电路构建系统，包括时钟分组模块、时钟初始化模块和扫描链生成模块；

时钟分组模块，用于获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；