[发明专利]集成电路测试模式下的DFT电路构建方法及应用

权利要求书

1.一种集成电路测试模式下的DFT电路构建方法，其特征在于，包括如下步骤：

S1.获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；

S2.设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；

S3.对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建，同一扫描链中所有寄存器的SI端口分别连接到同一扫描链上。

2.根据权利要求1所述的集成电路测试模式下的DFT电路构建方法，其特征在于：步骤S1中，通过判断两个功能时钟的时钟域下的寄存器有无时序检查路径，确定该两个功能时钟之间是否存在逻辑交互关系。

3.根据权利要求1所述的集成电路测试模式下的DFT电路构建方法，其特征在于：步骤S1中所述时钟分组为功能时钟之间不存在逻辑交互关系的功能时钟的最大集合。

4.根据权利要求1至3任一项所述的集成电路测试模式下的DFT电路构建方法，其特征在于，步骤S3具体包括：针对每个时钟分组内的功能时钟的功能时钟域分别生成扫描链，再将各功能时钟域的扫描链进行串连，得到最终的扫描链。

5.一种集成电路测试模式下的DFT电路构建系统，其特征在于：包括时钟分组模块、时钟初始化模块和扫描链生成模块；

时钟分组模块，用于获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；

时钟初始化模块，用于设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；

扫描链生成模块，对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建，同一扫描链中所有寄存器的SI端口分别连接到同一扫 描链上。

6.根据权利要求5所述的集成电路测试模式下的DFT电路构建系统，其特征在于：所述时钟分组模块通过判断两个功能时钟的时钟域下的寄存器有无时序检查路径，确定该两个功能时钟之间是否存在逻辑交互关系。

7.根据权利要求5所述的集成电路测试模式下的DFT电路构建系统，其特征在于：所述时钟分组模块中所述时钟分组为功能时钟之间不存在逻辑交互关系的功能时钟的最大集合。

8.根据权利要求5至7任一项所述的集成电路测试模式下的DFT电路构建系统，其特征在于，所述扫描链生成模块具体用于，针对每个时钟分组内的功能时钟的功能时钟域分别生成扫描链，再将各功能时钟域的扫描链进行串连，得到最终的扫描链。

9.一种存储介质，其特征在于：所述存储介质中存储有被执行时可实现如权利要求1至4任一项所述的集成电路测试模式下的DFT电路构建方法的计算机程序。

10.一种集成电路测试模式下的DFT电路构建装置，包括处理器和存储介质，所述处理器用于执行所述存储介质中所存储的计算机程序，其特征在于：所述存储介质为权利要求9所述的存储介质。