[发明专利]一种CPU芯片设计方法、装置及电子设备

说明书

本发明的实施例公开一种CPU芯片设计方法、装置及电子设备，涉及芯片设计技术领域，解决目前芯片布局布线效率低的问题。所述CPU芯片设计方法，依次包括Assemble步骤、Floorplan步骤、Place步骤、Cts步骤、Route步骤、PrFinish步骤，其中Place包括：通过多个并行布局优化对象对待设计芯片进行布局优化，得到各布局优化对象对应的布局优化结果；根据预设综合指标确定方法，确定各布局优化结果的综合指标；所述Cts步骤包括：根据预设选择策略，选择综合指标最优的布局优化结果作为输入，进行时钟树综合计算。本发明能有效地提高CPU芯片布局布线的效率。

技术领域

本发明涉及芯片设计技术领域，尤其涉及一种CPU芯片设计方法、装置及电子设备。

背景技术

后端设计是将前端综合产生的门级网表(gate-level-netlist)通过相关电子设计自动化EDA工具完成布局布线、时钟树综合等过程，并通过时序分析和物理验证获得生产、制造芯片厂家生产制造所使用的GDSII数据。芯片物理设计的实施通常被简称为布局布线(PR，place-and-route)，依次包括步骤：准备阶段Assemble步骤、布局规划Floorplan步骤、布局优化Place步骤、时钟树综合Cts步骤、布线Route步骤、布局布线结束PrFinish步骤。

在芯片的实现过程中，工程师及设计师需要依赖布局布线工具来进行设计，利用工具进行布局布线时，有时候需要通过设置不同的参数进行测试以获得较为理想的结果；比如在Place阶段，通过设置不同参数的运行程序来运行不同的任务；工程师通过分析Place阶段的时序报告，功耗报告，面积报告等来确定选择用哪个运行程序的结果数据作为下一个步骤的输入。例如：若要在Place阶段设置不同的参数Xa，Xb，Xc，Xd，Xe以进行测试，即分别起多个布局布线流程对于这些参数进行测试；这种方式的劣势是首先占用资源，第二是容易混乱，第三是需要人为分析结果并复制到下一个运行程序的输入，由于每个步骤的运行时间比较长，特别是Place/Cts等阶段，若Place步骤跑完的时候是晚上，而工程师/设计师一般第二天才会查看Place步骤的结果，再分析选择数据作为下一个阶段的输入，这样会导致浪费一个晚上的时间使得无法及时进行下一个阶段的运行程序。

发明内容

有鉴于此，本发明实施例提供一种CPU芯片设计方法、装置及电子设备，能够自动化选择最优结果进行下一阶段的运行程序，从而解决目前芯片布局布线效率低的问题。

第一方面，本发明实施例提供一种CPU芯片设计方法，依次包括准备阶段Assemble步骤、布局规划Floorplan步骤、布局优化place步骤、时钟树综合Cts步骤、布线Route步骤、布局布线结束PrFinish步骤，其特征在于，所述布局优化Place步骤，包括：

通过多个并行布局优化对象对待设计芯片进行布局优化，得到各布局优化对象对应的布局优化结果；其中，不同布局优化对象设置的测试参数各不相同，每个所述布局优化对象以所述Floorplan步骤的输出结果为输入；

根据预设综合指标确定方法，确定各布局优化结果的综合指标；

所述时钟树综合Cts步骤，包括：

根据预设选择策略，选择综合指标最优的布局优化结果作为输入，进行时钟树综合计算。

结合第一方面，在第一方面的第一种可实施方式中，所述根据预设综合指标确定方法，确定各布局优化结果的综合指标，包括：

解析布局优化结果，得到各布局优化结果对应的时序报告、功耗报告、面积报告中的一个或多个；

根据各布局优化结果对应的时序报告和/或功耗报告和/或面积报告，确定各布局优化结果的综合指标。

结合第一方面的第一种可实施方式，在第一方面的第二种可实施方式中，所述解析布局优化结果，包括：