[发明专利]垂直式静电放电保护装置

说明书

本发明提供的一种垂直式静电放电保护装置，其包含重掺杂半导体基板、第一半导体外延层、第一掺杂埋层、第二半导体外延层、第一掺杂阱区、至少一个第二掺杂阱区与第一重掺杂区。外延层堆叠在基板上，第一掺杂埋层设于第一半导体外延层中。第一掺杂阱区设于第二半导体外延层中，并设于第一掺杂埋层上。第一掺杂阱区的掺杂浓度小于第一掺杂埋层的掺杂浓度。第二掺杂阱区设于第二半导体外延层中，并邻接第一掺杂阱区。

技术领域

本发明关于一种垂直式静电放电技术，且特别关于一种垂直式静电放电保护装置。

背景技术

静电放电(ESD)损坏已成为以纳米级互补式金氧半(CMOS)工艺制造的CMOS集成电路(IC)产品的主要可靠性问题。静电放电保护装置通常设计为用于释放静电放电能量，因此可以防止集成电路芯片受到静电放电损坏。

静电放电保护装置的工作原理如图1所示，在印刷电路板(PCB)上，静电放电保护装置8并联欲保护装置9，当ESD情况发生时，静电放电保护装置8瞬间被触发，同时，静电放电保护装置8亦可提供一低电阻路径，以供暂态的ESD电流进行放电，让ESD暂态电流的能量通过静电放电保护装置8得以释放。为了降低静电放电保护装置8所占据的体积与面积，故实现垂直式暂态电压抑制器以取代横向暂态电压抑制器。然而，现有技术的垂直式暂态电压抑制器有一些缺点。举例来说，在美国专利号7781826中，基板与外延层为相同导电型，且P型阱区作为双极性结型晶体管的基极。击穿界面形成在P型阱区与外延层之间。因为P型阱区的深度取决于基极的宽度，所以此界面的击穿电压难以控制。在美国专利号8288839中，垂直式暂态电压抑制器以双极性结型晶体管实现，其中双极性结型晶体管的基极为浮接。因此，双极性结型晶体管为双向装置，并非单向装置。在美国专利号9666700中，电极是形成在垂直式双极性结型晶体管的表面。因此，电极占据许多足印区域(footprint areas)。

因此，本发明系在针对上述的困扰，提出一种垂直式静电放电保护装置，以解决现有技术所产生的问题。

发明内容

本发明提供一种垂直式静电放电保护装置，其系独立调整增益与击穿电压。

在本发明的一实施例中，提供一种垂直式静电放电保护装置，其包含重掺杂半导体基板、第一掺杂埋层、第二半导体外延层、第一掺杂阱区、至少一个第二掺杂阱区与第一重掺杂区。重掺杂半导体基板、第一半导体外延层、第二半导体外延层与第一重掺杂区具有第一导电型，第一掺杂埋层、第一掺杂阱区与第二掺杂阱区具有第二导电型。第一半导体外延层设于重掺杂半导体基板上，第一掺杂埋层设于第一半导体外延层中，其中第一掺杂埋层从第一半导体外延层的顶部露出与布植。第二半导体外延层设于第一半导体外延层与第一掺杂埋层上。第一掺杂阱区设于第二半导体外延层中，并设于第一掺杂埋层上。第二掺杂阱区设于第二半导体外延层中，其中第二掺杂阱区邻接第一掺杂阱区。第一重掺杂区设于第一掺杂阱区中，其中第一重掺杂区经由一外部导体耦接第二掺杂阱区。

在本发明的一实施例中，第一导电型为N型，且第二导电型为P型。

在本发明的一实施例中，第一导电型为P型，且第二导电型为N型。

在本发明的一实施例中，第一掺杂阱区的掺杂浓度实质上小于第一掺杂埋层的掺杂浓度。

在本发明的一实施例中，第一掺杂阱区的底部直接接触第一掺杂埋层。

在本发明的一实施例中，至少一个第二掺杂阱区包含多个第二掺杂阱区。

在本发明的一实施例中，第二掺杂阱区环绕第一掺杂阱区。

在本发明的一实施例中，第二掺杂阱区直接接触第一掺杂阱区。

在本发明的一实施例中，第二掺杂阱区的掺杂浓度实质上大于第一掺杂阱区的掺杂浓度。

在本发明的一实施例中，第一重掺杂区延伸至第二掺杂阱区。