[发明专利]高压延伸漏极MOS（EDMOS）纳米线晶体管

说明书

本申请题为“高压延伸漏极MOS（EDMOS）纳米线晶体管”。本文中所公开的实施例包括半导体装置和形成这样的装置的方法。在实施例中，半导体装置包括衬底、衬底上方的源极区、衬底上方的漏极区以及从源极区延伸到漏极区的半导体本体。在实施例中，半导体本体具有：具有第一传导率类型的第一区；和具有第二传导率类型的第二区。在实施例中，半导体装置还包括半导体本体的第一区上方的栅极结构，其中，栅极结构更靠近源极区而不是漏极区。

技术领域

本公开的实施例涉及半导体装置，并且更特别地涉及延伸漏极MOS（EDMOS）纳米线晶体管。

背景技术

随着集成装置制造商持续缩小晶体管装置的特征尺寸，以实现更大电路密度和更高性能，在下一代装置中，需要在减少短沟道效应、寄生电容以及断开状态泄漏的同时，管理晶体管驱动电流。诸如基于鳍和纳米线的装置之类的非平面的晶体管能够实现短沟道效应的改进的控制。例如，在基于纳米线的晶体管中，栅极堆叠件围绕（wrap around）纳米线的全周界，从而能够实现沟道区中的更充分的耗尽（depletion），并且减少由于更急剧的亚阈值电流摇摆（SS）和更小的漏极感应势垒降低（DIBL）而引起的短沟道效应。

通常，单个管芯内的晶体管针对不同性能度量来优化。例如，低压晶体管用于逻辑应用，而高压晶体管用于功率应用。对于基于鳍的装置，高压晶体管通过使与低压装置的栅极电介质相比更厚的栅极电介质生长来实现。然而，对于纳米线和纳米带装置中的栅极电介质的厚度的增加受限。这是因为，需要保持纳米线或纳米带之间的间隔，以虑及栅极电极完全地围绕每个纳米线或纳米带。此外，增大线间间隔或带间间隔并非始终切实可行，因为线间间隔或带间间隔被设定成使逻辑装置优化。

附图说明

图1A是根据实施例包括具有伪电极的延伸漏极区的纳米带晶体管的横截面图示。

图1B是根据实施例包括具有一对伪电极的延伸漏极区的纳米带晶体管的横截面图示。

图1C是根据实施例的纳米带晶体管的横截面图示，该纳米带晶体管包括具有跨延伸漏极区的长度不均匀的掺杂剂浓度的延伸漏极区。

图2是根据实施例包括具有伪漏极的延伸漏极区的纳米带晶体管的横截面图示。

图3A-3J是描绘根据实施例用于形成纳米带晶体管的工艺的图示，所述纳米带晶体管包括具有伪电极的延伸漏极区。

图4A-4J是描绘根据实施例用于形成纳米带晶体管的工艺的横截面图示，所述纳米带晶体管包括具有沿着延伸漏极的长度的不均匀掺杂剂浓度的延伸漏极区。

图5A-5H是描绘根据实施例用于形成纳米带晶体管的工艺的横截面图示，所述纳米带晶体管包括具有伪漏极的延伸漏极区。

图6图示根据本公开的实施例的一个实现的计算装置。

图7是实现本公开的一个或多个实施例的中介层（interposer）。

具体实施方式

在本文中描述了根据各种实施例的延伸漏极MOS（EDMOS）纳米线晶体管。在下文的描述中，说明性实现的各种方面将使用本领域技术人员普遍采用的术语来描述，以将它们的工作实质传达给本领域其他技术人员。然而，本领域技术人员将明白，本发明可以仅利用‎所描述的方面中的一些方面来实施。出于解释的目的，阐明特定的数量、材料以及配置，以便提供对说明性实现的透彻理解。然而，本领域技术人员将明白，本发明可在没有特定细节的情况下实施。在其他实例中，众所周知的特征被省略或简化‎，以免使说明性实现难以理解。

各种操作又将以最有助于理解本发明的方式描述为多个分立操作，然而，描述的顺序不应当解释为暗示这些操作一定取决于顺序。特别地，这些操作不需要按陈述的顺序执行。