[发明专利]半导体元件及其制造方法

说明书

本发明公开一种半导体元件及其制造方法。半导体元件包括至少一第一导线和至少一第二导线的连接结构。第一导线设置在基底的元件区上且沿着第一方向延伸。第二导线设置在基底的元件区上且沿着第一方向延伸。在连接结构的端部处，第一导线于第一方向的长度小于第二导线于第一方向的长度。

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种自对准双重图案化半导体元件及其制造方法。

背景技术

随着科技的进步，半导体元件不断朝向「轻、薄、短、小」的型态发展，故如何减小线宽、线距并提高图案转移的精确度，已成为目前研发人员所关注的议题。举例来说，可通过自对准双重图案化(Self-Aligned Double Patterning，SADP)来达到小线宽、线距并提高图案转移的精确度。然而，在以自对准双重图案化制作半导体元件的过程中，容易受到导线末端断切(line end cut)制作工艺及蚀刻负载效应(etching loading effect)等影响而发生短路等问题，进而影响后续形成的元件，而导致元件良率不佳。因此，如何在满足积集度以及小型化的需求的同时，还能够防止短路、提升元件良率，已成为目前研发人员亟欲解决的问题之一。

发明内容

本发明提供一种半导体元件及其制造方法，其能够有效地避免因导线末端断切制作工艺或蚀刻负载效应等影响而造成的短路问题，使得半导体元件具有良好的电性效能。

本发明一实施例提供一种半导体元件，其包括包含至少一第一导线和至少一第二导线的连接结构。至少一第一导线设置在基底的元件区上且沿着第一方向延伸。至少一第二导线设置在基底的元件区上且沿着第一方向延伸。在连接结构的端部处，至少一第一导线于第一方向的长度小于至少一第二导线于第一方向的长度。

在本发明的一实施例中，上述至少一第一导线包括多条第一导线，上述至少一第二导线包括多条第二导线，且多条第一导线与多条第二导线沿着不同于第一方向的第二方向彼此交替排列。

在本发明的一实施例中，上述半导体元件还包括接垫。接垫设置在至少一第二导线上。至少一第二导线具有与至少一第一导线相邻的第一线段及自第一线段沿第一方向延伸的第二线段，且接垫设置在第一线段或第二线段上。

本发明一实施例提供一种半导体元件的制造方法，其包括以下步骤。在基底的元件区上形成多个导体图案，每个导体图案包括彼此平行且沿第一方向延伸的第一段和第二段以及连接第一段和第二段的弯曲段，且多个导体图案沿着不同于第一方向的第二方向排列。在多个导体图案上覆盖具波浪状轮廓的图案化掩模，图案化掩模暴露出弯曲段和第一段的邻接弯曲段的一部分。移除图案化掩模所暴露出的弯曲段和第一段的邻接弯曲段的部分，以形成包括多条第一导线和多条第二导线的连接结构，其中多条第一导线与多条第二导线沿着第二方向彼此交替排列，且在连接结构的端部处，多条第一导线于第一方向的长度小于多条第二导线于第一方向的长度。

在本发明的一实施例中，上述波浪状轮廓的波峰位于第二段上，波浪状轮廓的波谷位于第一段上。

在本发明的一实施例中，上述半导体元件的制造方法还包括于多条第二导线上形成多个接垫。每条第二导线具有第一线段及第二线段，第一线段位于相邻的两条第一导线之间，第二线段自第一线段沿着第一方向延伸，且接垫形成于第一线段或第二线段上。