[发明专利]一种共模电平切换高速比较器

权利要求书

1.一种共模电平切换高速比较器，其特征在于，所述比较器包括：第一级预放大器、第一级锁存电路、第二级锁存电路和时钟位移电路，所述第一级锁存电路包括：第十一MOS管(M11)、第十二MOS管(M12)、第十三MOS管(M13)、第十四MOS管(M14)、第二十三MOS管(M23)以及第二十四MOS管(M24)，所述时钟位移电路包括：高时钟信号端(CLKH)以及第一低时钟信号端(CLKL)，所述第一级预放大器的时钟信号端与所述高时钟信号端(CLKH)相连，所述第一低时钟信号端(CLKL)与外部电路的低时钟信号相连，所述第一级预放大器的电源端接入高电源电压(VDDH)，所述第二级锁存电路的电源端接入第一低电源电压(VDDL)，所述第十一MOS管(M11)的栅极与所述第一级预放大器的第一输出端(V_N1)相连，所述第十一MOS管(M11)的漏极(V_P2)分别与所述第二级锁存电路的第二输入端(V_P3)，所述第十三MOS管(M13)的漏极、所述第十四MOS管(M14)的栅极相连，所述第十三MOS管(M13)的源极分别与所述第二十四MOS管(M24)的漏极、所述第十四MOS管(M14)的源极相连，所述第二十四MOS管(M24)的栅极与所述第一低时钟信号端(CLKL)相连，所述第二十四MOS管(M24)的源极与所述第一低电源电压(VDDL)相连，所述第十四MOS管(M14)的漏极(V_N2)分别与所述第十三MOS管(M13)的栅极、所述第二级锁存电路的第一输入端(V_N3)、所述第十二MOS管(M12)的漏极相连，所述第十二MOS管(M12)的源极分别与所述第二十三MOS管(M23)的栅极、所述第二十三MOS管(M23)的漏极、所述第十一MOS管(M11)的源极、所述第一级预放大器中接电源地的MOS管的栅极相连，所述第十二MOS管(M12)的栅极与所述第一级预放大器中的第二输出端(V_P1)相连；

所述时钟位移电路包括：第二十六MOS管(M26)、第二十七MOS管(M27)、第二十八MOS管(M28)以及电容(C_B)，所述第二十六MOS管(M26)的栅极(CLKL)与外部电路的低时钟信号相连，所述第二十六MOS管(M26)的漏极与共模电平(VCM)相连，所述第二十六MOS管(M26)的源极与所述电容(C_B)的上级板、所述第一级预放大器的时钟信号端相连，所述电容(C_B)的下级板分别与所述第二十七MOS管(M27)的源极、所述第二十八MOS管(M28)的漏极相连，所述第二十七MOS管(M27)的栅极(CLKL)与外部电路的低时钟信号，所述第二十七MOS管(M27)的漏极与第二低电源电压(DVDDL)相连，所述第二十八MOS管(M28)的栅极(CLKL)与外部电路的低时钟信号，所述第二十八MOS管(M28)的源极与电源地(GND)相连；

其中，所述共模电平(VCM)的值为所述第二低电源电压(DVDDL)的二分之一；

所述第二级锁存电路包括：第十五MOS管(M15)、第十六MOS管(M16)、第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)以及第二十五MOS管(M25)，所述第十五MOS管(M15)、第十六MOS管(M16)以及所述第二十五MOS管(M25)是N沟道的MOS管，所述第十七MOS管(M17)、第十八MOS管(M18)、第十九MOS管(M19)、第二十MOS管(M20)是P沟道的MOS管，所述第十七MOS管(M17)包括：栅极(V_P3)、源极以及漏极，所述第十八MOS管(M18)包括：栅极(V_N3)、源极以及漏极，所述第十七MOS管(M17)的源极分别与所述第十九MOS管(M19)的源极、所述第二十MOS管(M20)的源极、所述第十八MOS管(M18)的源极、低电源电压相连，所述第十九MOS管(M19)的漏极分别与所述第十七MOS管(M17)的漏极、所述第二十MOS管(M20)的栅极、所述第十五MOS管(M15)的漏极、所述第十六MOS管(M16)的栅极相连，所述第十五MOS管(M15)的源极分别与所述第十六MOS管(M16)的源极、所述第二十五MOS管(M25)的漏极相连，所述第二十五MOS管(M25)的源极与电源地相连，所述第二十五MOS管(M25)的栅极与外部电路的低时钟信号(CLKL)相连，所述第十六MOS管(M16)的漏极分别与所述第十五MOS管(M15)的栅极、所述第二十MOS管(M20)的漏极、所述第十九MOS管(M19)的栅极，所述第十八MOS管(M18)的漏极相连；

所述第一级预放大器包括：第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)，第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第十MOS管(M10)、第二十一MOS管(M21)以及第二十二MOS管(M22)，所述M1的源极分别与所述M2的源极，所述第二十一MOS管(M21)的漏极相连，所述第二十一MOS管(M21)的栅极接入外部电路的低时钟信号，所述第二十一MOS管(M21)的源极分别与所述第二十二MOS管(M22)的漏极、所述第二十二MOS管(M22)的栅极、所述第二十三MOS管(M23)的栅极相连，所述第二十二MOS管(M22)的源极与电源地(GND)相连，所述M2的栅极分别与所述M4的栅极、所述M4的源极、所述M4的漏极、所述M6的栅极、所述M5的漏极、所述M7的漏极(V_N1)相连，所述M2的漏极所述M6的源极相连，所述M6的漏极(V_P1)分别与所述M5的栅极、所述M8的漏极相连，所述M8的栅极分别与所述M7的栅极、所述高时钟信号端(CLKH)相连，所述M8的源极分别与所述M10的漏极、所述M10的栅极、所述M9的栅极、所述M9的漏极、所述M7的源极相连，所述M10的源极与所述M9的源极相连，并接入高电源电压(VDDH)。