[发明专利]证券期货领域Fpga与计算机之间的DMA传输系统和方法

说明书

本发明属于证券金融领域，涉及证券期货领域Fpga与计算机之前的传输系统和方法。券领域Fpga与计算机之间的DMA传输系统，包括：PIO引擎，DMA引擎，DMA组包模块，DMA解包模块，仲裁模块、寄存器模块以及PCIE IP核。在DMA组包模块中，如果有效字节数低于特定长度，则进行补零操作补充到特定长度，如果有效字节数大于特定长度，则进行分割操作，分割成多个特定报文长度的报文，特定长度设定成128字节的倍数，地址从4K边界开始。本发明还提供了证券领域Fpga与计算机之间的低延迟传输系统的传输方法，本发明提供的证券期货领域FPGA与计算机之间的dma传输系统和方法省去三次交互，数据直接进行传输，减少了延迟。

技术领域

本发明属于证券金融领域，涉及证券期货领域Fpga与计算机之前的传输系统和方法。

背景技术

传统的Fpga DMA上行传输或者下行传输，一般都需要进行三次交互；上行传输：步骤1：Fpga发起DMA 读请求，用于获取内存中可用描述符的内容；步骤2：Fpga 收到DMA读请求返回的数据，解析出可用描述符的信息；步骤3：当有数据需要传输时，Fpga发起DMA写请求，把数据送到空闲描述符所对应的缓存空间中；步骤4：数据传输完毕后，Fpga发起DMA写请求，更新描述符的状态位，告诉CPU数据已经更新完毕；下行传输：步骤1：Fpga发起dma读请求，用于获取内存中有数据缓存的描述符内容；步骤2：Fpga 收到DMA读请求返回的数据，解析出需要搬运数据的描述符信息；步骤3： Fpga发起DMA读请求，把描述符所对应的缓存空间中的数据搬运到Fpga；步骤4：数据传输完毕后，Fpga发起DMA写请求，更新描述符的状态位，告诉CPU数据已经取走。假如每个步骤的延迟用DN表示，计算上行传输的延迟时间为：D1+D2+D3+D4。假如每个步骤的延迟用dN表示，计算下行传输的延迟时间为：d1+d2+d3+d4。

发明内容

1、所要解决的技术问题：

现有的FPGA-DMA上行传输或者下行传输需要三次交互，延迟时间长。

2、技术方案：

为解决以上问题，一种证券领域 Fpga与计算机之间的DMA传输系统，包括：PIO引擎，DMA引擎，DMA组包模块，DMA解包模块，仲裁模块、寄存器模块以及PCIE IP核，PCIE IP核用于Fpga和PCIE总线进行交互；PIO引擎包括PIO读写和DMA下行传数，PCIE开辟两个空间，其中给一个用于PIO读写控制寄存器和状态寄存器；另一个用于DMA下行数据传输；DMA引擎进行DMA上行数据传输、以及PIO读数据的返回，根据传输长度、传输地址组成符合PCIE协议的报文格式；仲裁模块：DMA组包后的数据，通过仲裁模块进行选择，哪一个通到的数据进行上传；寄存器模块：一系列控制寄存器和状态寄存器，用于对DMA组包、解包的控制，包括系统复位控制，DMA使能，通道使能、DMA初始化控制，各个通道的内存起始地址；内存空间大小，内存的读写指针以及统计信息，状态信息；DMA组包模块： 把一个需要上送的报文，组成特定长度、特定结构的报文上送。该结构包含有效字节数，补充的无效字节，随包信息；随包信息中包含包头标志，包尾标志，有效字节数，报文序列号；根据报文序列号，计算上行DMA的传输地址；DMA解包模块：按照随包信息和有效字节的格式进行解包，解析报文中的随包信息，获取通道号，有效长度，地址，包头标志，有效字节数信息，然后解析有效字节。

在DMA组包模块中，如果有效字节数低于特定长度，则进行补零操作补充到特定长度，如果有效字节数大于特定长度，则进行分割操作，分割成多个特定报文长度的报文，特定长度设定成128 字节的倍数，地址从4K边界开始。

本发明还提供了证券领域 Fpga与计算机之间的低延迟传输系统的传输方法，包括上行传输和下行传输，其特征在于：在所述上行传输中，DMA组包的时候，把上行数据进行切割或者填充，使之成为固定的载荷，同时添加随包信息，所述随包信息中包括序列号，有效字节数，包头、包尾信息，用于软件交互；软件根据随包信息，提取出有效字节、包头、包尾。