[发明专利]基于FPGA的DDR3视频缓存控制方法

权利要求书

1.一种基于FPGA的DDR3多路视频缓存控制方法，其特征在于，包括：

S1.获取多路输入视频，所述多路输入视频中的每一路输入视频的内存值按照该路视频的视频帧数来分配；

S2.根据多路输入视频数据，产生对应的请求信号组；

S3.按照优先级仲裁逻辑对所述请求信号组进行处理，按照所述内存值对应读取或者存储所述请求信号组对应的多路视频数据的其中一路或多路视频数据。

2.根据权利要求1所述的多路视频缓存控制方法，其特征在于，所述根据多路输入视频数据，产生对应的请求信号组，包括：

将多路输入视频数据根据输入需求信息对应的按照相应的视频帧数进行缓存；缓存的写深度至少为对应缓存的视频数据分辨率行数的预设倍数。

3.根据权利要求1所述的多路视频缓存控制方法，其特征在于，所述根据多路输入视频数据，产生对应的请求信号组，包括：

多路输入视频数据经写FIFO缓存，再读出写入DDR3内存，产生对应的写请求信号组；

多路视频数据从DDR3内存读出写入读FIFO缓存，再从读FIFO中读出数据输出，产生对应的读请求信号组；

所述写FIFO、读FIFO的数据写深度至少为对应缓存视频数据分辨率行数的预设倍数。

4.根据权利要求2或3所述的多路视频缓存控制方法，其特征在于，所述优先级仲裁逻辑包括多个级别的处理逻辑；每个级别的处理逻辑中，在满足第二条件时，返回空闲状态，结束该级别的处理逻辑的执行。

5.根据权利要求2所述的多路视频缓存控制方法，其特征在于，所述请求信号组包括写请求信号组和读请求信号组；所述根据多路输入视频数据，产生对应的请求信号组，包括：

缓存多路输入视频数据：在确认该路视频数据对应的可读视频数据计数值满足第一预设条件时产生对应的写请求信号组；

读取多路输入视频数据：在确认该路视频数据对应的写入视频数据计数值满足第二预设条件时产生对应的读请求信号组。

6.根据权利要求2所述的多路视频缓存控制方法，其特征在于，所述内存值包括写控制地址和读控制地址；所述写控制地址和所述读控制地址均包括基地址和增量地址；所述基地址和所述增量地址相互关联，所述增量地址每次写或读的操作数值在读取或者写入一帧视频数据操作后清零。

7.根据权利要求5所述的多路视频缓存控制方法，其特征在于，所述多路输入视频中的每一路输入视频的内存值按照该路视频的视频帧数来分配，包括：

根据需要缓存的输入视频的视频帧数n，将内存中划分出n+1块内存空间，每块内存空间大于等于缓存该视频的一帧数据所需的存储空间。

8.根据权利要求6所述的多路视频缓存控制方法，其特征在于，

每块内存空间除结束外的边界值作为基地址，所述基地址包括写基地址和读基地址；

所述写基地址在视频数据写完一帧以后切换到下一相邻边界值，所述读基地址在视频数据读完一帧以后切换到下一相邻边界值；所述读基地址的起始值是所述写基地址的起始值的下一相邻边界值。

9.根据权利要求3所述的多路视频缓存控制方法，其特征在于，所述满足第二条件为：写FIFO中可读取视频数据计数值或者读FIFO写入的视频数据计数值大于或等于该视频数据分辨率行数值的1/8。

10.根据权利要求4所述的多路视频缓存控制方法，其特征在于，所述满足第一预设条件为：该路视频数据写入写FIFO中可读取视频数据的计数值大于或等于该视频数据分辨率行数值的1/8。

11.根据权利要求4所述的多路视频缓存控制方法，其特征在于，所述满足第二预设条件为：该路视频数据从内存缓存读出写入读FIFO中对应的写入的视频数据计数值小于或等于该视频数据分辨率行数值的2倍。