[发明专利]基于FPGA的DDR3视频缓存控制方法

说明书

本发明提供一种基于FPGA的DDR3多路视频缓存控制方法，属于显示领域。所述视频缓存控制方法包括：S1.获取多路输入视频，所述多路输入视频中的每一路输入视频的内存值按照该路视频的视频帧数来分配；S2.根据多路输入视频数据，产生对应的请求信号组；S3.按照优先级仲裁逻辑对所述请求信号组进行处理，按照所述内存值对应读取或者存储所述请求信号组对应的多路视频数据的其中一路或多路视频数据。本发明方法可以实现易设计成可选择帧缓存方式，每路输入视频的缓存相互独立，输入视频的分辨率可以相同也可以不同，方便用户解决不同应用需求下的问题。

技术领域

本发明涉及显示领域，具体地涉及一种基于FPGA的DDR3视频缓存控制方法。

背景技术

显示领域中，某些监控系统或者大型的多任务处理系统的显示终端需同时显示多路外部视频信号，显示器处理系统将外部视频信号通过内存缓存才能对外部视频信号进行缩放、裁剪或图形处理等操作。显示器或显示处理系统常使用FPGA作信号处理器，使用DDR3作缓存内存，基于硬件成本、外形大小的考虑，对多路视频缓存的操作需通过FPGA控制一组DDR3读写来实现。对于不同应用需求，某些显示处理系统需视频传输低延时，视频信号缓存1帧即可，某些显示处理系统需视频传输稳定不丢帧，视频信号需要缓存3帧或者更多。

如何针对不同视屏信号的缓存需求，控制内存的缓存方式，是本申请所要解决的技术问题。

发明内容

本发明实施方式的目的是提供一种基于FPGA的DDR3视频缓存控制方法，以至少解决上述的视频信号缓存的问题。

为了实现上述目的，本发明提供一种基于FPGA的DDR3多路视频缓存控制方法，包括：

S1.获取多路输入视频，所述多路输入视频中的每一路输入视频的内存值按照该路视频的视频帧数来分配；

S2.根据多路输入视频数据，产生对应的请求信号组；

S3.按照优先级仲裁逻辑对所述请求信号组进行处理，按照所述内存值对应读取或者存储所述请求信号组对应的多路视频数据的其中一路或多路视频数据。

优选的，所述根据多路输入视频数据，产生对应的请求信号组，包括：

将多路输入视频数据根据输入需求信息对应的按照相应的视频帧数进行缓存；缓存的写深度至少为对应缓存的视频数据分辨率行数的预设倍数。

优选的，所述根据多路输入视频数据，产生对应的请求信号组，还可以选择为：

多路输入视频数据经写FIFO缓存，再读出写入DDR3内存，产生对应的写请求信号组；

多路视频数据从DDR3内存读出写入读FIFO缓存，再从读FIFO中读出数据输出，产生对应的读请求信号组；

所述写FIFO、读FIFO的数据写深度至少为对应缓存视频数据分辨率行数的预设倍数。

优选的，所述优先级仲裁逻辑包括多个级别的处理逻辑；每个级别的处理逻辑中，在满足第二条件时，返回空闲状态，结束该级别的处理逻辑的执行。

优选的，所述请求信号组包括写请求信号组和读请求信号组；所述根据多路输入视频数据，产生对应的请求信号组，包括：

缓存多路输入视频数据：在确认该路视频数据对应的可读视频数据计数值满足第一预设条件时产生对应的写请求信号组；

读取多路输入视频数据：在确认该路视频数据对应的写入视频数据计数值满足第二预设条件时产生对应的读请求信号组。

优选的，所述内存值包括写控制地址和读控制地址；所述写控制地址和所述读控制地址均包括基地址和增量地址；所述基地址和所述增量地址相互关联，所述增量地址每次写或读的操作数值在读取或者写入一帧视频数据操作后清零。