[发明专利]一种时钟自校准的电路及方法

说明书

按照I2C规范规定的通讯速率有100kbps、400kbps、1Mbps等几种速率，I2C主设备负责产生通讯时钟，但随着主设备工作环境、时钟晶振、供电电压等变化，可能会造成通讯时钟不准的情况，从而对通讯产生影响。本设计目的在于通过I2C主设备中搭建一个时钟自校准电路，实现对通讯时钟的快速自校准功能。本设计特点在于不占用多于芯片端口资源，可以最大程度复用模块自有资源实现自校准功能。

技术领域

本发明属于集成电路芯片的设计领域，具体涉及I2C主器件通讯时钟自校准的设计及电路。

背景技术

作为I2C主器件用于产生通讯时钟SCL的信号方式基本上会采用芯片主时钟进行分频的方式进行。一般I2C主器件在芯片调试或者测试阶段会对产生的SCL时钟进行校准，并将校准值保持在芯片内部非易失区域，这样芯片在下次上电后会直接读取该校准值用于产生SCL时钟。

但在实际时钟过程中，随着芯片使用时间变长，芯片自身及周围环境的变化会导致内部主时钟发生偏移，从而影响I2C主器件产生的通讯时钟的频率发生变化，该变化短时间内可能对通讯不会产生影响，但长时间的积累会存在影响I2C通讯成功率的可能性。

发明内容

本发明的目的，在于提供一种简单高效的I2C主器件通讯时钟校准电路，本发明不额外占用芯片管脚资源，可通过系统总线接口由软件控制操作整个校准过程。本发明通过外部校准信号源提供基准时钟，对I2C主器件产生的SCL时钟信号进行校准，详细的技术方案描述如下：

本发明的电路系统主要包括：一个系统总线接口单元100、一个信号校准单元200、时钟产生单元300、IO选通单元400。其中信号校准单元200包含一个计数电路500和一个评估电路600。其中时钟产生单元300包含一个时钟计数调整电路700和一个时钟产生电路800。其中IO选通单元400包含一个IO控制电路900。

所述信号校准单元200中的计数电路500，以外部基准信号源作为采样时钟，以内部环回的SCL时钟作为被采样信号，对SCL两个连续的上升沿间隔进行计数，得出的计数值记为C。评估电路600则将计数值C与预期值N进行比较，并输出“up”、“down”两个信号值。

所述时钟产生单元300中的时钟产生电路800是以芯片内部时钟进行计数，按照时钟计数调整电路700产生的计数阈值进行SCL时钟信号的产生，当开启通讯时钟自校准功能后，时钟产生电路800会产生100kHz未经校准的SCL时钟，同时随着时钟计数调整电路700产生的计数阈值发生变化，时钟产生电路800生成的SCL时钟频率也会发送变化。时钟计数调整电路700内部的计数阈值在未开启通讯时钟自校准功能时，会按照预先存储的计数阈值提供给时钟产生电路800。

所述IO选通单元400中的IO控制电路900在通讯时钟自校准功能开启后，将SDA信号的IO状态切换成输入，从而使外部基准时钟可通过此管脚输入；同时将时钟产生单元300产生的SCL信号进行内部环回，输出给信号校准单元200。而在关闭通讯时钟自校准功能后，IO控制电路恢复SDA接口IO的三态模式，同时切断SCL的内部环回通路。

具体实施方式

本发明设计思路和方法的核心是采用内部自校准功能，对I2C主器件芯片产生的SCL时钟信号进行校准，从而改善I2C通讯成功率。以下结合说明书附图对本发明的具体实施方式进行详细说明。

图1实现原理图主要包括：一个系统总线接口单元100、一个信号校准单元200、时钟产生单元300、IO选通单元400。其中信号校准单元200包含一个计数电路500和一个评估电路600。其中时钟产生单元300包含一个时钟计数调整电路700和一个时钟产生电路800。其中IO选通单元400包含一个IO控制电路900。