[发明专利]存储器件及其测试方法

说明书

一种采用片上ECC方案的存储器件包括多个存储体，每个存储体包括正常单元区域和奇偶性单元区域；多个奇偶性生成电路，每个奇偶性生成电路生成要存储在对应存储体中的正常单元区域中的写入数据的奇偶校验位；测试输入电路，通过比较相应存储体的奇偶校验位来生成公共测试比特位，以及通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；多个写入电路，每个写入电路将写入数据写入到对应存储体中的正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域；以及多个测试输出电路，每个测试输出电路将从正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。

相关申请的交叉引用

本申请要求于2020年2月18日提交的韩国专利申请第10-2020-0019663号的优先权，其整体内容通过引用合并于此。

技术领域

本公开内容的各实施方式涉及半导体设计技术，更具体地，涉及具有片上ECC方案的存储器件的测试方法。

背景技术

随着存储器件的尺寸减小，随机出现数据错误，特别是软错误的出现正在增加。因此，为了解决该问题，其中ECC功能安装在存储器中的片上ECC方案近来已被采用。也就是说，为了保证成品率，可以通过执行用冗余存储器单元替代要修复的存储器单元的修复操作或者通过使用片上ECC方案来修复存储器件。

为了实现片上ECC方案，ECC的奇偶校验位(parity bit)可以被分配和存储在特定空间中。特别地，在存储器件采用片上ECC方案的情况下，在存储器阵列的一些存储器区域(即，奇偶性单元区域)中分配和存储用于ECC的奇偶校验位的方法已被提出。

再者，在所有制造工艺完成时，存储器件通常经历存储器件测试，测量形成在半导体衬底上的每个存储器件的各种特性。通过存储器件测试，可以检测半导体衬底的组装工艺或制造工艺中的缺陷，使得存储器件的吞吐量的增加。特别地，在其中在存储器件测试期间测试晶片状态下的存储器件的晶片级测试中，执行并行比特位测试(PBT)，作为减少测试时间的方法。在PBT中，可以通过在写入操作期间将特定测试数据写入到所有存储器单元并且在读取操作期间比较通过全局数据线输出的测试数据来确定通过和失败。

然而，在采用片上ECC方案的存储器件的情况下，正常单元的用于ECC的奇偶校验位被写入到奇偶性单元区域。因此，耗用大量的测试时间用于执行将相同的测试数据写入到正常单元区域和奇偶性单元区域，以及随后再次读取和比较所写入的测试数据的测试操作。因此，需要一种能够高效地测试正常单元区域和奇偶性单元区域的方法。在此背景下，提出了本发明的实施方式。

发明内容

本公开的各实施方式涉及一种能够测试采用片上ECC方案的存储器件的方法。

根据一实施方式，一种存储器件可以包括：多个存储体，每个存储体包括正常单元(cell)区域和奇偶性单元(cell)区域；多个奇偶性生成电路，每个奇偶性生成电路适用于生成要存储在多个存储体中的对应存储体中的正常单元区域中的写入数据的奇偶校验位；测试输入电路，适用于通过比较相应存储体的奇偶校验位来生成公共测试比特位，以及通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；多个写入电路，每个写入电路适用于将写入数据写入到对应存储体中的正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域；以及多个测试输出电路，每个测试输出电路适用于将从正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。

根据一实施方式，一种存储器件的测试方法可以包括：生成要存储在多个存储体中的每个存储体中的正常单元区域中的写入数据的奇偶校验位；通过比较相应存储体的奇偶校验位生成公共测试比特位，以及通过将写入数据的比特位与公共测试比特位进行比较来生成独立测试比特位；将写入数据写入到正常单元区域以及将独立测试比特位写入到对应存储体中的奇偶性单元区域；以及将从正常单元区域读取的数据与从对应存储体中的奇偶性单元区域读取的独立测试比特位进行比较。