[发明专利]障碍同步电路、障碍同步方法以及并行信息处理装置

说明书

提供了障碍同步电路、障碍同步方法以及并行信息处理装置。一种障碍同步电路，其对由多个处理电路并行执行的多个处理执行障碍同步，该障碍同步电路包括：第一确定电路，其被配置成确定多个处理电路中已经完成处理的第一处理电路的数目是否等于或大于第一阈值；以及指示电路，其被配置成在通过第一确定电路确定该数目等于或大于第一阈值的情况下，指示多个处理电路中尚未完成处理的第二处理电路强制停止处理。

技术领域

本文所讨论的实施方式涉及障碍同步电路、障碍同步方法以及并行信息处理装置。

背景技术

在多个处理单元执行并行处理的同时彼此同步的并行信息处理装置中，存在障碍同步作为彼此同步的方法。此处，处理单元是用于使用处理装置的单元。例如，中央处理单元(CPU)的核是处理装置，并且线程是处理单元。并行信息处理装置具有多个核，并且每个核执行所分配的线程。

图7是用于说明障碍同步的图。在图7中，在线程#1至#n(n是2或大于2的整数)中并行执行第i(i是1或大于1的整数)个处理，并且最晚的处理在线程#n中完成。如图7所示，在障碍同步中，除了最晚的线程#n以外的线程等待直至第i个处理在线程#n中完成，并且当第i个处理在线程#n中完成时，第(i+1)个处理在线程#1至#n中启动。

作为相关技术的技术，存在当执行近似计算时从过度近似计算误差中恢复的处理器。该处理器包括：存储装置，其被配置成在近似中执行一组计算之前接收处理器的状态的快照；以及指示符，其指示在近似中执行该组计算时累积的误差的量。当处理器检测到所累积的误差的量超过误差限制时，将处理器的状态从存储恢复到快照。

[引文列表]

[专利文献]

[专利文献1]国际专利申请的日本国家公布第2016-524748号

发明内容

[技术问题]

在图7所示的障碍同步中，存在如下问题：首先完成处理的处理单元(线程)等待直至所有剩余的处理单元完成该处理。

根据本公开内容的一方面，目的是减少处理单元在障碍同步中的等待时间并提高处理速度。

[问题的解决方案]

一方面，一种障碍同步电路，其对由多个处理电路并行执行的多个处理执行障碍同步，该障碍同步电路包括第一确定电路和指示电路。第一确定电路被配置成：确定多个处理电路中已经完成处理的第一处理电路的数目是否等于或大于第一阈值，并且指示电路被配置成：在通过第一确定电路确定该数目等于或大于第一阈值的情况下，指示多个处理电路中尚未完成处理的第二处理电路强制停止该处理。

另一方面，一种障碍同步电路，其对由多个处理电路并行执行的多个处理执行障碍同步，该障碍同步电路包括第一确定电路和指示电路。第一确定电路确定自多个处理电路中的任一处理电路完成处理起经过的时间是否等于或大于第一阈值。指示电路在通过第一确定电路确定该经过的时间等于或大于第一阈值的情况下指示未完成处理的处理电路强制停止该处理。

[本发明的有益效果]

一方面，本公开内容可以提高处理速度。

附图说明

图1是用于说明根据示例的AC并行化的图；

图2是示出根据示例的并行信息处理装置的配置的图；

图3是示出AC单元的配置的图；

图4A是示出用于指定AC并行化的程序的示例的图；

图4B是示出用于指定AC并行化的程序的示例的图；

图5是示出设置电路确定阈值m的处理的流程的流程图；