[发明专利]障碍同步电路、障碍同步方法以及并行信息处理装置

权利要求书

1.一种障碍同步电路，其对由多个处理电路并行执行的多个处理执行障碍同步，所述障碍同步电路包括：

第一确定电路，其被配置成：确定所述多个处理电路中已经完成处理的第一处理电路的数目是否等于或大于第一阈值；以及

指示电路，其被配置成：在通过所述第一确定电路确定所述数目等于或大于所述第一阈值的情况下，指示所述多个处理电路中尚未完成处理的第二处理电路强制停止处理。

2.根据权利要求1所述的障碍同步电路，还包括：

第二确定电路，其被配置成：确定自所述多个处理电路中的任一处理电路第一次完成处理起经过的时间是否等于或大于第二阈值，

其中，在通过所述第二确定电路确定所述经过的时间等于或大于所述第二阈值的情况下，所述指示电路指示所述多个处理电路中在所述经过的时间内尚未完成处理的第三处理电路强制停止处理。

3.根据权利要求2所述的障碍同步电路，还包括：

第三确定电路，其被配置成：确定用于指定所述障碍同步的操作的模式的值，并且在所述值为特定值的情况下操作所述第二确定电路。

4.根据权利要求1至3中任一项所述的障碍同步电路，还包括：

阈值存储电路，其被配置成：存储包括所述第一阈值的一个或更多个阈值；以及

设置电路，其被配置成：确定所述第一阈值，以及在所述阈值存储电路中设置所述第一阈值，

其中，所述第一确定电路基于所述第一阈值执行确定。

5.根据权利要求1至4中任一项所述的障碍同步电路，还包括：

标识符存储电路，其被配置成：将以所述第二处理电路执行处理的处理为单位的标识符与障碍同步的次数相关联地存储；以及

第一输出电路，其被配置成：输出存储在所述标识符存储电路中的标识符和次数。

6.根据权利要求1至5中任一项所述的障碍同步电路，其中，

所述指示电路在指示强制停止处理时发送在处理完成的情况下预期的结果，并指示执行下一处理。

7.根据权利要求2至6中任一项所述的障碍同步电路，还包括：

时间存储电路，其被配置成：存储所述多个处理电路中的任一处理电路第一次完成处理的时间、等于或大于所述第一阈值的数目的处理电路完成处理的时间、以及所述多个处理电路完成处理的时间；以及

第二输出电路，其被配置成：输出存储在所述时间存储电路中的时间。

8.一种障碍同步电路，其对由多个处理电路并行执行的多个处理执行障碍同步，所述障碍同步电路包括：

第一确定电路，其被配置成：确定自所述多个处理电路中的任一处理电路第一次完成处理起经过的时间是否等于或大于第一阈值；以及

指示电路，其被配置成：在通过所述第一确定电路确定所述经过的时间等于或大于所述第一阈值的情况下，指示所述多个处理电路中未完成处理的处理电路强制停止处理。

9.一种障碍同步方法，其用于对由多个处理电路并行执行的多个处理执行障碍同步，所述障碍同步方法包括：

确定所述多个处理电路中完成处理的第一处理电路的数目是否等于或大于第一阈值，所述第一处理电路已经完成了所述处理；以及

在确定所述数目等于或大于所述第一阈值的情况下，指示所述多个处理电路中尚未完成处理的第二处理电路强制停止处理。

10.一种障碍同步方法，其用于对由多个处理电路并行执行的多个处理执行障碍同步，所述障碍同步方法包括：

确定自所述多个处理电路中的任一处理电路第一次完成处理起经过的时间是否等于或大于第一阈值；以及

在确定所述经过的时间等于或大于所述第一阈值的情况下，指示所述多个处理电路中未完成处理的处理电路强制停止处理。