[发明专利]半导体结构及其制备方法

说明书

本发明提供一种半导体结构及其制备方法，在进行平坦化后，通过干法刻蚀Si衬底，使得Si衬底与绝缘层具有第一高度差，通过湿法处理，可有效去除Cu柱边缘附近残留的Cu金属，且使Cu柱与绝缘层具有第二高度差，且第一高度差大于第二高度差，从而可避免绝缘层内外侧Cu金属的连接，以有效避免对器件的电性能造成影响；进一步的，通过钝化层，可有效覆盖Si衬底，避免后续工艺中Si衬底形成导电通道，以起到良好的绝缘效果，从而可进一步的避免对器件的电性能造成影响。

技术领域

本发明属于半导体制造领域，涉及半导体结构及其制备方法。

背景技术

随着集成电路的功能越来越强、性能和集成度越来越高，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例越来越大。晶圆级封装(WLP)技术由于具有小型化、低成本、高集成度以及具有更好的性能和更高的能源效率等优点，因此，已成为高要求的移动/无线网络等电子设备的重要的封装方法，是目前最具发展前景的封装技术之一。

重新布线层(RDL)，可对芯片的焊盘的焊区位置进行重新布局，并使新焊区按照阵列排布，因此，RDL在WLP工艺中得到广泛应用。随着封装技术的发展，迫切需要高密度、小间距的RDL金属线。

现有技术中，Cu金属作为导电材质被广泛应用在WLP工艺中，但由于Cu金属具有可锻性，在进行平坦化工艺后，容易残留Cu金属，而残留的Cu金属会对制备的高密度、小间距的器件的电性能造成影响。

因此，提供一种半导体结构及其制备方法，以提高器件的电性能，实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中平坦化工艺后残留Cu金属降低了器件的电性能的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，包括以下步骤：

提供Si衬底；

图形化所述Si衬底，以形成沟槽；

于所述沟槽中形成绝缘层，以覆盖所述沟槽的底部及侧壁；

形成Cu柱，以填充所述沟槽；

进行平坦化，以显露所述Si衬底、绝缘层及Cu柱；

干法刻蚀所述Si衬底，使得所述Si衬底与所述绝缘层具有第一高度差；

进行湿法处理，去除Cu金属残留以及部分所述Cu柱，以使所述Cu柱与所述绝缘层具有第二高度差，且所述第一高度差大于所述第二高度差；

形成钝化层，以覆盖所述Si衬底、绝缘层及Cu柱。

可选地，所述湿法处理所采用的处理液包括与Cu金属进行化学反应的酸性溶液，所述酸性溶液包括H₂O₂、H₃PO₄及H₂SO₄中的一种或混合溶液。

可选地，所述第一高度差的范围包括2μm～5μm，所述第二高度差的范围包括0.1μm～0.5μm。

可选地，所述平坦化包括机械研磨及化学机械研磨中的一种或组合。

可选地，形成所述绝缘层之后及形成所述Cu柱之前，还包括形成金属种子层的步骤。

本发明还提供一种半导体结构，Si衬底、绝缘层、Cu柱及钝化层，其中，所述Cu柱位于所述Si衬底中，所述绝缘层包覆所述Cu柱的侧壁及底部并与所述Si衬底相接触，所述钝化层覆盖所述Si衬底、绝缘层及Cu柱，且所述Si衬底与所述绝缘层具有第一高度差，所述Cu柱与所述绝缘层具有第二高度差，且所述第一高度差大于所述第二高度差。