[发明专利]半导体结构及其制造方法

说明书

本发明涉及一种半导体结构及其制造方法，该半导体结构包括：第一结构，包括沿第一方向延伸的若干第一管芯，所述第一管芯具有第一侧壁，所述第一侧壁沿所述第一管芯的厚度方向延伸；第二结构，在所述第一方向上位于所述第一结构的一侧，所述第二结构包括若干第二管芯；以及所述第一结构和所述第二结构在所述第一侧壁电性接触。本发明通过管芯的侧壁与一个管芯或多个管芯形成的管芯堆叠结构电性接触，避免了单纯的沿垂直方向堆叠所带来的问题，使半导体器件的应力平衡，保证晶圆间键合强度，并且缩短器件之间的距离，提高了器件的互连性能，减少了硅晶圆材料的消耗。

技术领域

本发明涉及半导体领域，尤其涉及一种通过侧壁键合的半导体结构及其制造方法。

背景技术

随着半导体器件的特征尺寸不断减小，存储容量的不断增大，平面工艺和制造技术已经不能满足半导体器件日益增长和变化的需求。三维(3D)器件架构可以解决一些平面半导体器件中的密度限制。为了获得三维器件，可以通过晶圆间的键合技术获得三维堆叠的晶圆结构，再对三维堆叠的晶圆进行切割和封装，形成三维半导体器件。在晶圆键合的过程中，晶圆上的器件之间的对准、晶圆应力导致晶圆变形等问题都对封装结果具有重要的影响。

发明内容

本发明所要解决的技术问题是提供一种避免垂直堆叠结构所带来的问题的半导体结构及其制造方法。

本发明为解决上述技术问题而采用的技术方案是一种半导体结构，其特征在于，包括：第一结构，包括沿第一方向延伸的若干第一管芯，所述第一管芯具有第一侧壁，所述第一侧壁沿所述第一管芯的厚度方向延伸；第二结构，在所述第一方向上位于所述第一结构的一侧，所述第二结构包括若干第二管芯；以及所述第一结构和所述第二结构在所述第一侧壁电性接触。

在本发明的一实施例中，所述第二结构包括与所述第一结构相邻的第二侧壁，在所述第二侧壁和所述第一侧壁之间包括第一微凸点，所述第一结构和所述第二结构通过所述第一微凸点电性接触。

在本发明的一实施例中，所述第一结构包括多个所述第一管芯，多个所述第一管芯沿垂直于所述第一方向的第二方向堆叠；和/或，所述第二结构包括多个所述第二管芯，多个所述第二管芯沿垂直于所述第一方向的第二方向堆叠。

在本发明的一实施例中，所述第一结构包括多个所述第一管芯，多个所述第一管芯沿垂直于所述第一方向的第二方向堆叠；和/或，所述第二结构包括一个或多个沿垂直于所述第一方向的第二方向延伸的第二管芯，多个所述第二管芯沿所述第一方向堆叠。

在本发明的一实施例中，还包括：逻辑管芯，所述第一结构和所述第二结构位于所述逻辑管芯上方；所述逻辑管芯与所述第一结构的所述第一管芯电性连接；和/或，所述逻辑管芯与所述第二结构的所述第二管芯电性连接。

在本发明的一实施例中，所述多个第一管芯中的每一个包括第一键合层，所述第一键合层中包括多个导电触点和介质层，所述多个第一管芯之间通过所述第一键合层混合键合；和/或，所述多个第二管芯中的每一个包括第二键合层，所述第二键合层中包括多个导电触点和介质层，所述多个第二管芯之间通过所述第二键合层混合键合。

在本发明的一实施例中，还包括贯穿堆叠的多个所述第一管芯的第一互连结构和位于相邻所述第一管芯之间的第四微凸点，所述第四微凸点与所述第一互连结构的位置对应，所述多个第一管芯之间通过所述第一互连结构和所述第四微凸点彼此电性连接；和/或还包括贯穿堆叠的多个所述第二管芯的第二互连结构和位于相邻所述第二管芯之间的第五微凸点，所述第五微凸点与所述第二互连结构的位置对应，所述多个第二管芯之间通过所述第二互连结构和所述第五微凸点彼此电性连接。

在本发明的一实施例中，所述第一结构包括与所述逻辑管芯相邻的第一底面，在所述第一底面和所述逻辑管芯的顶面之间包括第二微凸点，所述逻辑管芯与所述第一结构通过所述第二微凸点电性接触；和/或，所述第二结构包括与所述逻辑管芯相邻的第二底面，在所述第二底面和所述逻辑管芯的顶面之间包括第三微凸点，所述逻辑管芯与所述第二结构通过所述第三微凸点电性接触。