[发明专利]一种集成静电放电保护二极管的半导体功率器件

说明书

本发明公开了一种改进的集成有ESD箝位二极管的沟槽式半导体功率器件，对ESD箝位二极管总周长进行了优化，其中所述的ESD箝位二极管包括由交替排列的第一导电类型的掺杂区和第二导电类型的掺杂区组成的多个背靠背的齐纳二极管，其中ESD箝位二极管的阳极连接至有源区内的沟槽栅，以降低栅电阻。

技术领域

本发明主要涉及半导体功率器件的布图和器件结构。更具体地，本发明涉及一种集成有阳极连接至沟槽栅以提高开关速度的静电放电(ESD,electrostatic discharge)保护二极管的半导体功率器件的优化布局和器件结构。

背景技术

对于集成有栅(gate，栅极，下同)-源(Source，源极，下同)ESD箝位二极管的半导体功率器件来说，传统的布图和器件结构仍有一定的限制。例如在现有技术美国专利公开号8,053,808(如图1A和1B所示)中，在栅金属垫片和源金属垫片之间仅有一种ESD二极管区域。对于具有高ESD等级的小型器件而言，并没有太多的空间预算，这就要求增加栅金属垫片上的ESD二极管的外周总长度以增强ESD的性能。

为了改善空间的限制，图1C和1D分别为上述美国专利公开号8,053,808的另两种结构。其中，图1C所示为金属氧化物半导体场效应晶体管(MOSFET)器件100，其包括一个位于器件100外周边缘的连至栅金属导线125的栅金属垫片110以及一个源金属垫片120。在源金属垫片120、栅金属垫片110以及栅金属导线110’之间存在一个金属间隙115。栅-源ESD箝位二极管130连接于栅金属导线125和源金属垫片120之间。图1D是另一个MOSFET器件200的俯视图，其中包括一个源金属垫片211和一个连接至栅金属导线213的栅金属垫片212，且二者中间存在一个金属间隙214。与图1C中所示的MOSFET器件100不同，图1D所示的MOSFET200还进一步包括多晶硅电阻215连同栅-源ESD箝位二极管216，它们连接至栅金属导线213和源金属垫片211之间。此外，在图1D中，还有另一种栅-源ESD箝位二极管217，其连接在栅金属垫片212和源金属垫片211之间。图1C和图1D中所有的栅-源ESD箝位二极管包括具有许多交替排列的n+掺杂区和p+掺杂区组成的多个背靠背的齐纳二极管，其中，所述的许多交替排列的n+掺杂区和p+掺杂区都具有带状结构，这使得在器件的制造过程对多晶硅进行干法刻蚀的步骤中可能会损坏所述的栅-源ESD箝位二极管的边缘区域，从而导致在损坏的栅-源ESD箝位二极管的边缘区域处存在电流泄露通道。因此，现有技术中仅有两种类型的栅-源ESD箝位二极管：第一种类型形成于栅金属垫片和源金属垫片之间，第二种类型形成于源金属垫片和栅金属导线之间。特别对于小型器件而言，由于芯片尺寸的限制，栅-源ESD箝位二极管并没有足够的空间预算，这就需要增加栅-源ESD箝位二极管的总周长来增强ESD的性能。

图1E示为美国专利公开号8,466,514公开的一种改进的布局版图，在沟槽式半导体功率器件300的源电极和栅电极之间，存在用于提供ESD保护的四种类型的栅-源ESD箝位二极管：第一类型栅-源ESD箝位二极管(ESD1)连接在栅金属垫片301和源金属垫片303之间；第二类型栅-源ESD箝位二极管(ESD2)连接在栅金属垫片301和源金属导线304之间；第三类型栅-源ESD箝位二极管(ESD3)连接在栅金属导线302和源金属垫片303之间；第四类型栅-源ESD箝位二极管(ESD4)连接在栅金属导线302和源金属导线304之间。因此，与仅含有两种类型的栅-源ESD箝位二极管的现有技术(图1A～1D所示)相比，根据美国专利公开号8,466,514公开的改进的布局版图和器件结构多了两种类型的栅-源ESD箝位二极管，通过增加栅-源ESD箝位二极管的总周长来增强ESD的性能，这对于小型器件来讲意义重大。然而，在上述发明中，有源区周围用作ESD二极管阳极的栅金属导线并没有连接至沟槽栅，使得栅极电阻Rg较大从而导致开关速度慢，特别是对于P沟道沟槽式MOSFET而言。

因此，在集成有栅-源ESD箝位二极管的半导体功率器件领域中，有必要提供一种新的布局和器件结构，可以在不牺牲器件其他性能的条件下，通过优化栅-源ESD箝位二极管的总周长来增强ESD性能，降低栅电阻Rg并提高开关速度。