[发明专利]存储阵列自刷新频率测试方法与存储阵列测试设备

说明书

本公开提供一种存储阵列自刷新频率测试方法与存储阵列测试设备。所述测试方法包括：提供存储阵列；确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长；根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长；进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为Tsubgt;n/subgt;的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中Tsubgt;n‑1/subgt;＜Tsubgt;n/subgt;，2≤n≤m；根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。本公开实施例可以准确测量存储阵列的自刷新频率。

技术领域

本公开涉及集成电路制造技术领域，具体而言，涉及一种存储阵列自刷新频率测试方法与应用该测试方法的存储阵列测试设备。

背景技术

DRAM(Dynamic Random Access Memory，动态随机存取存储器)是一种半导体存储器，主要的作用原理是利用存储电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。由于在现实中存储单元中的晶体管存在漏电电流，晶体管连接的存储电容上所存储的电荷数量会受漏电电流变动而导致数据丢失。因此对于DRAM来说，周期性地充电即刷新是一个无可避免的要件。在不刷新的情况下，DRAM内部存储的数据在常温下会在几秒时间内丢失，所以DRAM芯片通常设置主动刷新(Auto Refresh)和自刷新(Self Refresh)来保证数据完整性。

主动刷新是由处理器提供刷新命令以控制DRAM芯片执行一次刷新动作，刷新频率由处理器控制。JEDEC(Joint Electron Device Engineering Council，联合电子设备工程委员会)定义DRAM芯片要在64ms内完成8192次主动刷新以实现整个芯片的刷新，两次刷新的间隔tREFI被定义为7.8us。但是JEDEC只定义了DRAM自刷新模式的存在，没有明确的定义自刷新的频率。

因为在DRAM设计上自刷新频率往往和温度以及芯片的数据维持(Retention)能力有关系，所以检测自刷新频率是设计验证工作中的重要一环。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种存储阵列自刷新频率测试方法与存储阵列测试设备，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的无法准确测量存储阵列自刷新频率的问题。

根据本公开实施例的第一方面，提供一种存储阵列自刷新频率测试方法，包括：提供存储阵列；确定所述存储阵列中各存储单元漏电的最短时长，并标记为第一时长；根据所述第一时长设定所述存储阵列的主动刷新周期，所述主动刷新周期大于所述第一时长；进行m次测试，其中第n次测试包括顺次进行刷新位置计数清零、对所述存储阵列写入预设数据、时长为T_n的自刷新、时长为一个所述主动刷新周期的主动刷新以及读取所述存储阵列并记录读取状态，其中T_n-1＜T_n，2≤n≤m；根据所述m次测试对应的m个读取状态确定所述存储阵列的自刷新频率。

在本公开的一种示例性实施例中，所述确定所述存储阵列中各存储单元漏电的最短时长包括：停止所述存储阵列的自刷新功能和主动刷新功能，对所述存储阵列写入所述预设数据；多次读取所述存储阵列，在读取结果首次不为所述预设数据时确定本次读取所述存储阵列的时间点与上次读取所述存储阵列的时间点之间的时间差；将所述时间差设置为所述最短时长。

在本公开的一种示例性实施例中，所述多次读取所述存储阵列包括：在第k次读取所述存储阵列的时间点为t_k时，t_k+1-t_k与t_k-t_k-1的差值不大于0.01秒，k为正整数，k≥2。