[发明专利]半导体存储装置

说明书

实施方式的半导体存储装置包含：第1半导体层、分别与第1半导体层相接的第1及第2绝缘层、与第1绝缘层相接的第2半导体层、与第2绝缘层相接的第3半导体层、第1导电体、与第1导电体相接的第3绝缘层、设置在第2半导体层与第3绝缘层之间的第4绝缘层、设置在第2半导体层与第4绝缘层之间的第1电荷储存层、以及设置在第2半导体层与第1电荷储存层之间且与第2半导体层及第1电荷储存层相接的第5绝缘层。第2半导体层的一部分、第1导电体的一部分、第3绝缘层的一部分、第4绝缘层、第1电荷储存层、及第5绝缘层作为第1存储单元发挥功能。

相关申请

本申请享有以日本专利申请2020-48786号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

实施方式主要涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置具备：第1半导体层，沿着与衬底平行的第1方向延伸；第1绝缘层，沿着第1方向延伸，且与第1半导体层的朝向与第1方向交叉的第2方向的第1主面相接；第2绝缘层，沿着第1方向延伸，且与第1半导体层的朝向第2方向的第2主面相接；第2半导体层，沿着第1方向延伸，且与第1绝缘层的朝向第2方向的第3主面相接；第3半导体层，沿着第1方向延伸，且与第2绝缘层的朝向第2方向的第4主面相接；第1导电体，沿着与第1及第2方向交叉的第3方向延伸；第3绝缘层，与第1导电体的第5主面相接；第4绝缘层，设置在第2半导体层与第3绝缘层之间；第1电荷储存层，设置在第2半导体层与第4绝缘层之间；以及第5绝缘层，设置在第2半导体层与第1电荷储存层之间，且与第2半导体层及第1电荷储存层相接。第2半导体层的一部分、第1导电体的一部分、第3绝缘层的一部分、第4绝缘层、第1电荷储存层、及第5绝缘层作为第1存储单元发挥功能。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的立体图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图4是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图5是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

图6～19是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图20及21是表示第2实施方式的第1例的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图22是第2实施方式的第2例的半导体存储装置所具备的存储单元阵列的剖视图。

图23～28是表示第2实施方式的第2例的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图29(a)及(b)是说明第2实施方式的第2例的半导体存储装置中的半导体层33的结晶粒径的图。

图30是第2实施方式的第3例的半导体存储装置所具备的存储单元阵列的剖视图。

图31～37是表示第2实施方式的第3例的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图38是第3实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图39是第3实施方式的半导体存储装置所具备的存储单元阵列的剖视图。