[发明专利]一种适用于带FPU模块CPU的数字滤波方法及滤波器

说明书

本发明公开了一种适用于带FPU模块CPU的数字滤波方法及滤波器。该发明将现有的二阶离散滤波器进行等效变换，通过将关键数据分离为整数和小数部分，并采用整数与小数分开处理的方法，从源头上避免有限字长效应引起的数据溢出和数字化截断误差，从而使得本发明具有数据处理精度高，范围广以及处理速度快等优点。

技术领域

本发明涉及一种数字滤波器，具体涉及一种适用于带FPU模块CPU的数字滤波方法及滤波器。

背景技术

在嵌入式应用领域中，通常需要处理器进行一定的浮点数据处理，在数据处理过程中就会引入大量的因有限字长引起的舍入误差。而这些误差可能会影响系统的性能和精度，误差过大还会使系统产生振荡，甚至直接影响控制系统的稳定性。要减小有效字长的影响最直接的方法就是采用更高精度的数据类型进行数据处理，但这会占用更多处理器资源，这对处理器资源有限的应用场景是难以接受的。

当利用只含有单精度浮点处理单元(FPU)的处理器处理双精度数据时，是通过C语言库函数处理的，所以处理一对双精度数据乘运算所需时钟周期远大于处理一对单精度数据乘运算所需时钟周期。

目前针对有限字长引起的系统稳定性问题已有许多研究。有许多研究致力于改善系统对数字化截断误差和溢出误差的快速收敛性，也有研究直接从硬件设计上来解决该问题，设计专用的数据处理单元以应对数据溢出和截断误差效应。

然而从系统稳定性和收敛速率角度去降低数据溢出和截断误差的影响，算法实现上比较复杂，不利于在资源有限的嵌入式系统上实现。即使抑制算法能使系统快速收敛，但仍将会引起系统的波动，对于需要提取滤波器中间变量的过程来讲，是极为不利的。例如从电机编码器的位置信号中提取速率信息，反馈速率的波动必将造成输出的波动，严重时将会引起电机震动。而从硬件设计上优化数据处理又将会带来过大的硬件成本消耗，例如中国专利，专利公开号CN 103366058 B公开的名为《基于FPGA的高维卡尔曼滤波器及其实现方法》，采用利用FPGA实现一个时钟周期的双精度浮点型运算，增加了额外的软硬件成本。

发明内容

为了解决背景技术中指出的现有方式处理双精度浮点型数据时，采用单精度浮点处理单元(FPU)的处理器处理双精度数据时，处理效率低的问题，以及采用FPGA方式所带来的软硬件成本高，且计算量大的问题，本发明提供了一种适用于带FPU模块CPU的数字滤波方法。

同时，本发明还提供一种基于软件程序架构的适用于带FPU模块CPU的数字滤波器。

本发明的基本实现思路是：

将现有的二阶离散滤波器进行等效变换，通过将关键数据分离为整数和小数部分，并采用整数与小数分开处理的方法，从源头上避免有限字长效应引起的数据溢出和数字化截断误差。整型数据的加减运算能够有效的防止数据溢出，且一般的处理器也能快速的处理整型运算。小数部分采用单精度浮点型数据类型能够很好的保证数据精度，32位的单精度浮点型数据能够表示7位十进制有效数据，小数点后7位有效数字(十进制)的精度基本能满足大部分应用场景。由于在不具备双精度硬件处理模块的处理器中，避免了双精度数据运算，相较于利用C语言库函数处理双精度数据的方式，大大提升了滤波器运算速率。

本发明的具体技术方案是：

本发明提供的一种适用于带FPU模块CPU的数字滤波方法，包括以下步骤：

步骤1：当前采样时刻的待处理原始数据与第一反馈信号经过一次差分运算后，再与第二反馈信号x3i继续进行二次差分运算得到第一信号xdi；

步骤2：第一信号xdi分别与第三反馈信号x3f和第四反馈信号分别进行差分运算后得到第二信号xd1；

步骤3：第二信号xd1经过与常值K1*Ts进行一次乘法运算后，再与第五反馈信号进行差分运算得到第三信号xd2；其中，K1为放大系数，Ts为采样时刻；