[发明专利]一种适用于带FPU模块CPU的数字滤波方法及滤波器

权利要求书

1.一种适用于带FPU模块CPU的数字滤波方法，其特征在于，包括以下实现步骤：

步骤1：当前采样时刻的待处理原始数据与第一反馈信号经过一次差分运算后，再与第二反馈信号x3i继续进行二次差分运算得到第一信号xdi；

步骤2：第一信号xdi分别与第三反馈信号x3f和第四反馈信号分别进行差分运算后得到第二信号xd1；

步骤3：第二信号xd1经过与常值K1*Ts进行一次乘法运算后，再与第五反馈信号进行差分运算得到第三信号xd2；其中，K1为放大系数，Ts为采样时刻；

步骤4：第三信号xd2与常值K2*Ts进行一次乘法运算后，再与第五反馈信号进行加法运算得到第四信号x2；第四信号x2通过浮点数拆分运算分离出当前采样时刻的第一整数信号x2i和第一小数信号x2f；其中，K2为放大系数；

步骤5：第一整数信号x2i经过两次累加运算后生成第五信号x1i1，同时第一小数信号x2f与第四反馈信号进行加法运算后生成第六信号x1；

步骤6：第六信号x1经过浮点数拆分运算分离成当前采样时刻的第二整数信号x1i和第二小数信号x1f；

步骤7：第二整数信号x1i2和第五信号x1i1进行加法运算后生成当前时刻的第七信号x1i，第七信号x1i与第一小数信号x1f再次进行加法运算后作为最终数据输出；

所述第一反馈信号为上一采样时刻的第七信号x1i；

所述第二反馈信号x3i和第三反馈信号x3f为上一采集时刻的第一整数信号x2i产生，具体产生过程为：

第一整数信号x2i经过一次累加，并与常值1/(K1*Ts)进行一次乘法运算后，生成第八信号x3，第八信号x3经过浮点数拆分运算分离成第一反馈信号x1i和第二反馈信号x3f；

所述第四反馈信号为上一采样时刻的第二小数信号x1f；

所述第五反馈信号为上一采样时刻的第一小数信号x2f。

2.一种适用于带FPU模块CPU的数字滤波器，其特征在于，包括运行于CPU中的以下各程序模块，具体包括：

第一差分模块、第二差分模块、第一运算模块、第一乘法模块、第三差分模块、第二乘法模块、第一加法模块、第一浮点数拆分模块、第一累加模块、第二累加模块、第三乘法模块、第二浮点数拆分模块、第二加法模块、第三浮点数拆分模块、第三累加模块、第三加法模块以及第四加法模块；

第一差分模块的一个输入端接收被处理原始数据，另一个输入端与第三加法模块的输出端连接；

第二差分模块的一个输入端与第一差分模块的输出端连接，另一个输出端与第二浮点数拆分模块的小数输出端连接；

第一运算模块具有三个输入端和一个输出端，一个输入端与第二差分模块的输出端连接，一个输入端与第二浮点数拆分模块的小数输出端连接，一个输入端与第三浮点数拆分模块的小数输出端连接；

第一乘法模块的输入端与第一运算模块的输出连接；

第三差分模块的一个输入端与第一乘法模块的输出端，第三差分模块的另一个输入端与第一浮点数拆分模块的小数输出端连接；

第二乘法模块的输入端与第三差分模块的输出端连接；

第一加法模块的一个输入端与第二乘法模块的输出端连接，另一个输入端与第一浮点数拆分模块的小数输出端连接；

第一浮点数拆分模块的输入端与第一加法模块的输出端连接，第一浮点数拆分模块的整数输出端通过第一累加模块、第二累加模块与第三加法模块一个输入端连接，同时通过第一累加模块、第三乘法模块与第二浮点数拆分模块的输入端连接；

第二加法模块的一个输入端与第一浮点数拆分模块的小数输出端连接，第二加法模块的另一个输入端与第三浮点数拆分模块的小数输出端连接；

第三浮点数拆分模块的输入端与第二加法模块的输出端连接，第三浮点数拆分模块的整数输出端通过第三累加模块与第三加法模块的另一个输入端连接；

第四加法模块的一个输入端与第三加法模块的输出端连接，另一个输入端与第三浮点数拆分模块的小数输出端连接，第四加法模块的输出端作为整个滤波器的最终输出端输出滤波后的数据。