[发明专利]输出电路

说明书

实施方式的输出电路具备第1至第3电源线、焊垫(50)、第1至第2晶体管及第1电路。第1晶体管(TR7)的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管(TR8)的第1端连接于第2电源线，第2端连接于焊垫(50)。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压(VCCQ)。对第2电源线施加低于第1电压的第2电压(VSS)。对第3电源线施加与第1电压及第2电压均不同的第3电压(VDD1)。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压(VDD1)。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。

[相关申请案]

本申请案享有以日本专利申请案2019-219580号(申请日：2019年12月4日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式主要涉及一种输出电路。

背景技术

已知有一种输出信号的输出电路。

发明内容

实施方式提供一种能够抑制待机状态下的耗电的输出电路。

实施方式的输出电路具备第1电源线、第2电源线、第3电源线、焊垫、第1晶体管、第2晶体管及第1电路。第1晶体管的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管的第1端连接于第2电源线，第2端连接于焊垫。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压。对第2电源线施加低于第1电压的第2电压。对第3电源线施加与第1电压及第2电压均不同的第3电压。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储系统的构成例的框图。

图2是表示第1实施方式的半导体存储装置的构成例的框图。

图3是表示第1实施方式的半导体存储装置所具备的电源电路的构成例的框图。

图4是表示第1实施方式的半导体存储装置所具备的输入输出模块的构成例的框图。

图5是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出组件的构成例的框图。

图6是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出组件中包含的输出电路的构成例的电路图。

图7是表示第1实施方式的半导体存储装置具备的输入输出模块中所包含的输入输出控制电路的构成例的框图。

图8是表示由第1实施方式的半导体存储装置收发的各种信号的一例的时序图。

图9是表示第1实施方式的半导体存储装置中的各种信号的逻辑电平与电压的关系的表。

图10是表示第1实施方式的半导体存储装置中包含的输出电路的第1状态下的动作的一例的电路图。

图11是表示第1实施方式的半导体存储装置中包含的输出电路的第2状态下的动作的一例的电路图。

图12是表示第1实施方式的半导体存储装置中包含的输出电路的第2状态下的动作的一例的电路图。

图13是表示第1实施方式的变化例的半导体存储装置中包含的输出电路的构成例的电路图。

图14是表示第2实施方式的半导体存储装置所具备的电源电路的构成例的框图。

图15是表示第2实施方式的半导体存储装置中包含的输出电路的构成例的电路图。

图16是表示第2实施方式的半导体存储装置中包含的输入输出控制电路的构成例的框图。