[发明专利]一种多层超结半导体器件的制备方法

说明书

本发明涉及半导体器件的制造技术领域，尤其涉及一种多层超结半导体器件的制备方法，包括：步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；步骤S2，于外延层上淀积一保护层，并对外延层执行刻蚀工艺，以在外延层上形成多个凹槽；步骤S3，对多个凹槽执行外延工艺，以形成具有第二导电类型杂质的填充区；步骤S4，去除保护层，执行一抛光工艺以使填充区和外延层的上表面齐平，填充区和外延层交替排列形成一层超结结构；重复步骤S1～S4复数次，以形成具有复数层超结结构的复合结构。有益效果：本发明的制备方法形成的超结器件能实现更高耐压能力，改善超高压器件的EMI问题，并且工艺成本较低。

技术领域

本发明涉及半导体器件的制造技术领域，尤其涉及一种多层超结半导体器件的制备方法。

背景技术

超结MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor,金氧半场效晶体管)是在传统平面VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)理论基础上提出的一种改进结。超结器件用于承受耐压的外延层，其采用交替排列的N型+P型结构替代普通的单一类型外延层(纯N型或者纯P型)，利用电荷平衡的理论，在实现高耐压的同时，极大的降低了产品的导通电阻。更小的导通电阻意味着同电流密度下，其芯片面积更小，与芯片面积相关的栅极电荷相应的降低，因此电容的充放电过程更快。芯片面积的减小不仅意味着可以实现更小的封装，也意味着器件开关功耗的降低，十分有助于以功率MOSFET为核心器件的电源类产品的小型化和节能化。

交替排列的NP型外延层是超结型器件的主要耐压承受层，其成型工艺是超结型器件的核心工艺。在现有技术中，超结结构的制备工艺主要分为两种：(1)多次外延注入工艺，以N型外延层为例(即N型MOS)，在多次外延工艺中为了形成与之匹配的P型结构，必须进行多次的外延层生长和P型离子注入，其生长次数与成本的高低直接成正比，虽然该工艺成本较高，但可以在每次外延后控制不同的注入剂量、能量等工艺参数，根据要求在不同深度形成不同的P型区分布，使得器件在在开通关断过程中电容充放电过程变化更加平缓，降低dv/dt和di/dt，增强了其抗EMI(Electro Magnetic Interference，电磁干扰)的特性；(2)深沟槽刻蚀再填充工艺，采用该工艺虽然可以一次性形成P型区，工艺成本较低，但其工艺难度也会随着P型区的深度与宽度比值(简称深宽比)的增加而提高，此外，如图1所示，深沟槽工艺形成的超结结构，由于其PN结浓度和形状一次成型，陡峭的槽型在耗尽层扩展时更容易受到电压的影响，其电容变化更加剧烈，引起明显的EMI问题。

因此，本发明针对现有技术的制备工艺所存在的上述技术问题，提出了一种新型的多层超结半导体器件的制备方法，不仅可以解决多次外延注入工艺中工艺成本高的问题，还可以避免采用深沟槽工艺引起的明显EMI问题，增强产品的抗电磁干扰能力。

发明内容

针对现有技术中存在的上述问题，现提供一种多层超结半导体器件的制备方法。

具体技术方案如下：

本发明包括一种多层超结半导体器件的制备方法，包括：

步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；

步骤S2，于所述外延层上淀积一保护层，并对所述外延层执行刻蚀工艺，以在所述外延层上形成多个凹槽；

步骤S3，对多个所述凹槽执行所述外延工艺，以形成具有第二导电类型杂质的填充区；

步骤S4，去除所述保护层，执行一抛光工艺以使所述填充区和所述外延层的上表面齐平，所述填充区和所述外延层交替排列形成一层超结结构；

重复所述步骤S1～S4复数次，以形成具有复数层所述超结结构的复合结构。

优选的，还包括：