[发明专利]一种多层超结半导体器件的制备方法在审
| 申请号： | 202010868843.9 | 申请日： | 2020-08-25 |
| 公开（公告）号： | CN111863623A | 公开（公告）日： | 2020-10-30 |
| 发明（设计）人： | 任杰;马治军;苏海伟 | 申请（专利权）人： | 上海维安半导体有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L29/06;H01L29/786 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 党蕾 |
| 地址： | 201323 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 一种 多层 半导体器件 制备 方法 | ||
1.一种多层超结半导体器件的制备方法，其特征在于，包括：
步骤S1，在具有第一导电类型杂质的半导体衬底上执行一外延工艺以形成一外延层；
步骤S2，于所述外延层上淀积一保护层，并对所述外延层执行刻蚀工艺，以在所述外延层上形成多个凹槽；
步骤S3，对多个所述凹槽执行所述外延工艺，以形成具有第二导电类型杂质的填充区；
步骤S4，去除所述保护层，执行一抛光工艺以使所述填充区和所述外延层的上表面齐平，所述填充区和所述外延层交替排列形成一层超结结构；
重复所述步骤S1～S4复数次，以形成具有复数层所述超结结构的复合结构。
2.根据权利要求1所述的制备方法，其特征在于，还包括：
步骤S5，于所述复合结构上依次形成基体区、栅极氧化层、多晶硅栅极、源区、层间介质层以及金属源极层，并对半导体结构执行研磨工艺达到一预设厚度后，于所述半导体衬底的背面淀积一层金属，以形成一金属漏极层。
3.根据权利要求1所述的制备方法，其特征在于，所述复合结构包括三层所述超结结构：一第一层超结结构、一第二层超结结构以及一第三层超结结构。
4.根据权利要求3所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的杂质浓度小于所述第二层超结结构的所述外延层的杂质浓度，且偏浓比率的范围为5％～15％之间；
所述第二层超结结构的所述外延层的杂质浓度小于所述第三层超结结构的所述外延层的杂质浓度，且偏浓比率的范围为5％～15％之间。
5.根据权利要求1所述的制备方法，其特征在于，多个所述凹槽的深度及形状相同。
6.根据权利要求3所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的厚度大于所述第二层超结结构的所述外延层的厚度，且所述第二层超结结构的所述外延层的厚度与所述第三层超结结构的所述外延层的厚度相等。
7.根据权利要求6所述的制备方法，其特征在于，所述第一层超结结构的所述外延层的厚度与所述第二层超结结构的所述外延层的厚度的差值不小于5μm。
8.根据权利要求1所述的制备方法，其特征在于，于同一层所述超结结构中，所述填充区的杂质浓度与所述外延层的杂质浓度保持电荷平衡。
9.根据权利要求2所述的制备方法，其特征在于，所述预设厚度的范围为200～300μm。
10.根据权利要求2所述的制备方法，其特征在于，所述第一导电类型杂质为N型，所述第二导电类型杂质为P型；和/或
所述第一导电类型杂质为P型，所述第二导电类型杂质为N型。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
