[发明专利]半导体器件及其形成方法

说明书

一种半导体器件及其形成方法，其中包括衬底；鳍部，位于衬底上；隔离结构，位于衬底上，覆盖鳍部的部分侧壁且顶部表面低于鳍部的顶部表面；栅极结构，位于衬底上且横跨鳍部；导电层，位于栅极结构的两侧；初始第一硬掩膜层，位于栅极结构的端部的顶部表面；第二硬掩膜层，位于栅极结构的中心两侧的所述导电层的顶部表面；介质层，初始第一硬掩膜层和第二硬掩膜层上；第一通孔，位于介质层内，底部暴露出栅极结构的中心顶部表面；第二通孔，位于介质层内，底部暴露出栅极结构的端部一侧的导电层的顶部表面；第一接触层，位于第一通孔内；第二接触层，位于第二通孔内；本发明的半导体器件具有良好的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。

背景技术

过去几十年中，集成电路中的特征尺寸的缩放已经成为日益增长的半导体工业背后的驱动力。缩小到越来越小的特征尺寸实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，减小晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，诸如多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在硅衬底或者绝缘体上硅衬底上制造多栅晶体管。

但缩小多栅晶体管的尺寸并非没有后患，随着微电子电路的这些基本构件块的尺寸减小，以及随着在给定区域中制造的基本构件块的绝对数量增大，用于形成构件块图案的光刻工艺的约束变得难以克服。现有技术中多栅晶体管的电学性能仍有待提升。

发明内容

本发明解决的技术问题是提供一种半导体器件及其形成方法，能够有效提升最终形成的半导体器件的性能。

为解决上述问题，本发明提供一种半导体器件，包括衬底；鳍部，位于所述衬底上；隔离结构，位于所述衬底上，覆盖所述鳍部的部分侧壁且顶部表面低于所述鳍部的顶部表面；栅极结构，位于所述衬底上且横跨所述鳍部；导电层，位于所述栅极结构的两侧；初始第一硬掩膜层，位于所述栅极结构的端部的顶部表面；第二硬掩膜层，位于所述栅极结构的中心的两侧的所述导电层的顶部表面；介质层，所述初始第一硬掩膜层和第二硬掩膜层上；第一通孔，位于所述介质层内，底部暴露出所述栅极结构的中心顶部表面；第二通孔，位于所述介质层内，底部暴露出所述栅极结构的端部一侧的所述导电层的顶部表面；第一接触层，位于所述第一通孔内；第二接触层，位于所述第二通孔内。

本发明还提供另一种半导体器件，包括：衬底；鳍部，位于所述衬底上；隔离结构，位于所述衬底上，覆盖所述鳍部的部分侧壁且顶部表面低于所述鳍部的顶部表面；栅极结构，位于所述衬底上且横跨所述鳍部；导电层，位于所述栅极结构的两侧；第一硬掩膜层，位于所述栅极结构的端部的顶部表面；初始第二硬掩膜层，位于所述栅极结构的中心的两侧的所述导电层的顶部表面以及所述栅极结构的端部的一侧的所述导电层的顶部表面；介质层，所述第一硬掩膜层和所述初始第二硬掩膜层上；第一通孔，位于所述介质层内，底部暴露出所述栅极结构的中心顶部表面；第二通孔，位于所述介质层内，底部暴露出所述栅极结构的端部另一侧的所述导电层的顶部表面；第一接触层，位于所述第一通孔内；第二接触层，位于所述第二通孔内。

可选的，所述栅极结构的中心位于所述栅极结构的中心线处，或者所述栅极结构的中心位于距离所述栅极结构的中心线0nm至5nm处，所述中心线为沿着平行于所述鳍部延伸方向上的所述栅极结构的对称中心线。

可选的，所述介质层的介电常数小于2.5。

可选的，所述栅极结构的顶部表面与所述导电层的顶部表面非齐平。