[发明专利]具有读取移位器的处理器和使用所述处理器的控制方法

说明书

本发明提供一种具有读取移位器的处理器和使用所述处理器的控制方法，所述处理器包含，寄存器组、读取移位器、解码单元以及多个功能单元。寄存器组包含读取端口。读取移位器包含多个移位器条目且配置成每一时钟周期移出多个移位器条目当中的一移位器条目。多个移位器条目中的每一个与时钟周期相关联，且多个移位器条目中的每一个包括指示寄存器组的读取端口对于时钟周期中的读取操作的可用性。解码单元耦接到读取移位器且配置成基于读取移位器的多个移位器条目中包含的读取值来解码并发射指令。多个功能单元耦接到解码单元和寄存器组，且配置成执行由解码单元发射的指令并对寄存器组的读取端口执行读取操作。

技术领域

本发明大体上涉及一种处理器架构，且更具体地说，涉及一种包含读取移位器的处理器以及用于控制处理器的指令流水线(instruction pipeline)的控制方法。

背景技术

用于改进处理器的性能的一种方式是使用指令流水线，其中可并行地执行数个指令。由于包含于处理器的寄存器组中的读取端口的数量受到限制，因此将多个并行发射的指令分配到寄存器组的读取端口是复杂的。举例来说，当待在指令流水线中执行的数个指令需要比相同时钟周期中的可用读取端口更多的读取端口(read port)时，可能出现冲突，导致停滞(stall)并互锁指令流水线中的指令。因此，劣化处理器的性能。当在指令流水线中执行包含多个微操作的矢量指令(vector instruction)时，问题更糟。

随着对改进处理器的性能的需求，对可有效防止指令的停滞和互锁的处理器和控制指令流水线的方法的需要日益增长。

发明内容

在一个实施例中，一种微处理器包含寄存器组、读取移位器、解码单元以及功能单元。寄存器组包含读取端口。读取移位器包含多个移位器条目且配置成每一时钟周期移出多个移位器条目当中的一移位器条目，其中多个移位器条目中的每一个与时钟周期相关联，且多个移位器条目中的每一个包括指示寄存器组的读取端口对于时钟周期中的读取操作的可用性的读取值。解码单元耦接到读取移位器且配置成基于读取移位器的多个移位器条目中包含的读取值来解码指令并发射指令。读取移位器将用于从寄存器组读取数据的控制提供到功能单元。功能单元耦接到解码单元和寄存器组，且配置成执行由解码单元发射的指令并使用来自寄存器组的读出数据，所述功能单元由读取移位器控制。

在一个实施例中，通过至少使用以下步骤来排程微处理器中的寄存器组的读取端口。基于待发射的指令的读取时间确定第一时钟周期。基于读取移位器的读取值确定读取端口在第一时钟周期中的可用性，其中读取值包含于读取时延的多个移位器条目当中的一移位器条目中，且每一时钟周期移出多个移位器条目。当读取移位器的读取值指示读取端口可用于第一时钟周期中时，解码并发射指令。当读取移位器的读取值指示读取端口不可用于第一时钟周期中时，停滞指令。

附图说明

结合附图阅读以下详细描述会最佳地理解本发明的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。

图1是示出根据一些实施例的计算机处理系统的框图；

图2是示出根据一些实施例的处理器的框图；

图3A到图3B示出根据一些实施例的读取移位器；

图3C示出根据一些实施例的旋转缓冲器的框图；

图4是示出根据一些实施例的基于读取移位器的矢量指令的发射的流程图；

图5是示出根据一些替代实施例的基于读取移位器的矢量指令的发射的流程图；

图6是示出根据一些实施例的第K时钟周期中的矢量指令的发射的流程图；

图7是示出根据一些替代实施例的矢量指令的发射的流程图；

图8是示出根据一些实施例的控制指令流水线的方法的流程图。