[发明专利]具有读取移位器的处理器和使用所述处理器的控制方法

权利要求书

1.一种微处理器，包括：

寄存器组，包括读取端口；

读取移位器，包括多个移位器条目，所述读取移位器配置成每一时钟周期移出所述多个移位器条目当中的一移位器条目，其中所述多个移位器条目中的每一个与时钟周期相关联，且所述多个移位器条目中的每一个包括读取值，其中所述读取值用于指示在所述时钟周期中所述寄存器组的所述读取端口是否可用于读取操作；

解码单元，耦接到所述读取移位器，所述解码单元配置成基于所述读取移位器的所述多个移位器条目中包含的所述读取值来解码指令并发射所述指令；以及

至少一个功能单元，耦接到所述解码单元及所述寄存器组，所述至少一个功能单元配置成执行由所述解码单元发射的所述指令并使用来自所述寄存器组的所述读取端口所读出的数据。

2.根据权利要求1所述的微处理器，其中所述读取移位器配置成每一时钟周期移出所述读取移位器的底部移位器条目，其中所述移位器的所述移出值控制所述寄存器组的所述读取操作。

3.根据权利要求1所述的微处理器，其中

当所述读取值是第一预定值时，在所述时钟周期中所述寄存器组的所述读取端口不可用于所述读取操作；以及

当所述读取值是第二预定值时，在所述时钟周期中所述寄存器组的所述读取端口可用于所述时钟周期中的所述读取操作。

4.根据权利要求3所述的微处理器，其中

当待发射的第一指令配置成在第一时钟周期中执行第一读取操作，且所述读取移位器指示所述寄存器组的所述读取端口不可用于所述第一时钟周期中时，所述解码单元配置成停滞所述第一指令的发射，以及

当所述待发射的第一指令配置成在所述第一时钟周期中执行所述第一读取操作，且所述读取移位器指示所述寄存器组的所述读取端口可用于所述第一时钟周期中时，所述解码单元配置成发射所述第一指令并将与所述第一时钟周期相关联的所述移位器条目的所述读取值设定为所述第一预定值。

5.根据权利要求4所述的微处理器，其中

当所述解码单元配置成停滞所述第一时钟周期中的所述第一指令的所述发射时，所述解码单元配置成确定所述寄存器组的所述读取端口在紧接于所述第一时钟周期的第二时钟周期中的所述可用性。

6.根据权利要求1所述的微处理器，还包括：

指令提取单元，耦接到所述解码单元，所述指令提取单元配置成将所述指令提供到所述解码单元；以及

执行队列，耦接到所述解码单元及所述至少一个功能单元，所述执行队列配置成将发射的指令存储到所述执行队列的多个队列条目中，且将存储在所述执行队列中的所述发射指令提供到所述至少一个功能单元。

7.根据权利要求1所述的微处理器，其中

所述寄存器组更包括具有多个寄存器地址的多个寄存器，以及

所述读取移位器的所述多个移位器条目中的每一个还包括：

寄存器地址值，配置成存储所述多个寄存器地址当中的一寄存器地址以用于所述指令的所述读取操作。

8.根据权利要求1所述的微处理器，其中所述读取移位器的所述多个移位器条目中的每一个还包括：

转发控制位，配置成控制所述至少一个功能单元的转发操作，以及

功能单元值，配置成指示哪一功能单元将转发结果数据。

9.根据权利要求1所述的微处理器，其中

使用旋转缓冲器实施所述读取移位器，且所述旋转缓冲器包括：

读取指针，配置成指示从所述旋转缓冲器中读出元素的缓冲器地址，其中所述读出值控制所述寄存器组的所述读取操作。

10.根据权利要求1所述的微处理器，其中当所述多个移位器条目的所述读取值全部是第二预定值时，所述读取移位器停滞移出所述移位器条目。