[发明专利]集成电路存储器及其制备方法、半导体集成电路器件

说明书

本发明涉及一种集成电路存储器及其制备方法、半导体集成电路器件，包括：提供衬底；在衬底上形成沿第一方向延伸的位线；在位线上形成沿第二方向延伸的字线；在字线和位线空间相交的交叠区域上形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与位线连接。本申请省去了制备位线接触孔来连接位线和存储晶体管的漏区的步骤，并且立式存储晶体管在衬底上的单元配置尺寸较小，因此可相应的使存储器的尺寸进一步减小。并且，立式存储晶体管还具备更好的排布灵活性，从而有利于实现立式存储晶体管的密集排布。

技术领域

本申请涉及半导体技术领域，特别是涉及一种集成电路存储器及其制备方法、半导体集成电路器件。

背景技术

随着半导体制作工艺中集成度的不断增加，提升存储器的集成密度已成为一种趋势。然而，现今的技术发展一直受到当时可取得的微影设备的解析度的限制。具体的说，半导体集成电路器件的尺寸，例如线宽CD(Critical Dimension)和线距S(spaces)的最小尺寸取决于微影设备的解析能力，因此，在微影设备可获得的最小特征尺寸的限制下，小于最小特征尺寸的图形无法稳定地获得。这将限制半导体器件尺寸的进一步缩减，并无法再次提高半导体器件中单元元件的排布密集度。

针对存储器(例如，动态随机存储器DRAM)而言，其存储单元包括存储晶体管和与之连接的存储电容器，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述漏区用于构成位线接触区，以连接至位线，所述源区用于构成存储节点接触区，以连接至存储电容器。所述存储晶体管的源区、沟道区和漏区沿着平行于衬底表面的方向水平分布，在所述存储单元的存储晶体管正常导通的情况下，其沟道电流总体上沿着水平方向在源区和漏区之间流通。那么，当所述存储晶体管缩减至预定尺寸时，将极易产生存储晶体管的短沟道效应。可见，现有的存储器的尺寸不仅受到微影设备的解析度的限制，同时还需要考量缩减尺寸之后所带来的短沟道效应。

发明内容

基于此，有必要针对上述问题提供一种集成电路存储器及其制备方法、一种半导体集成电路器件。

一种集成电路存储器的制备方法，包括：

提供衬底；

在所述衬底上形成位线，所述位线沿第一方向延伸；

在所述位线上形成字线，所述字线沿第二方向延伸；

在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与所述位线连接。

在其中一个实施例中，在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管的步骤包括：

在所述交叠区域上开设通孔，所述通孔暴露出所述位线；

在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层；

其中，所述通孔的直径小于所述字线的宽度。

在其中一个实施例中，在所述交叠区域上开设通孔的步骤包括：

形成第一牺牲层图形，所述第一牺牲层图形覆盖在所述通孔的预设区域，且暴露出所述预设区域之外的区域；

通过图形转移工艺在所述预设区域开设所述通孔。

在其中一个实施例中，在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层的步骤包括：

在所述通孔的侧壁形成环形栅介质层；

在所述通孔中形成有源柱体，所述有源柱体的底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区，所述第二掺杂区用于连接存储元件，所述有源柱体的底端部和顶端部之间形成有第三掺杂区；