[发明专利]集成电路存储器及其制备方法、半导体集成电路器件

权利要求书

1.一种集成电路存储器的制备方法，其特征在于，包括：

提供衬底；

在所述衬底上形成位线，所述位线沿第一方向延伸；

在所述位线上形成字线，所述字线沿第二方向延伸；

在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述字线中，且与所述位线连接。

2.根据权利要求1所述的制备方法，其特征在于，所述在所述字线和所述位线空间相交的交叠区域形成立式存储晶体管的步骤包括：

在所述交叠区域上开设通孔，所述通孔暴露出所述位线；

在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层；

其中，所述通孔的直径小于所述字线的宽度。

3.根据权利要求2所述的制备方法，其特征在于，所述在所述交叠区域上开设通孔的步骤包括：

形成第一牺牲层图形，所述第一牺牲层图形覆盖在所述通孔的预设区域，且暴露出所述预设区域之外的区域；

通过图形转移工艺在所述预设区域开设所述通孔。

4.根据权利要求2所述的制备方法，其特征在于，所述在所述通孔中形成所述立式存储晶体管的有源柱体及环绕所述有源柱体的栅介质层的步骤包括：

在所述通孔的侧壁形成环形栅介质层；

在所述通孔中形成有源柱体，所述有源柱体的底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的顶端部中形成有第二掺杂区，所述第二掺杂区用于连接存储元件，所述有源柱体的底端部和顶端部之间形成有第三掺杂区；

其中，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区分别构成所述立式存储晶体管的漏极、源极和沟道区。

5.根据权利要求1所述的制备方法，其特征在于，所述在所述位线上形成字线之前还包括：

在衬底上形成绝缘介质层，所述绝缘介质层填充相邻的所述位线之间的间隙，并覆盖所述位线。

6.根据权利要求1所述的制备方法，其特征在于，所述在所述位线上形成字线之后还包括：

在所述衬底上形成间隔介质层，所述间隔介质层填充相邻的所述字线之间的间隙，并覆盖所述字线。

7.根据权利要求1所述的制备方法，其特征在于，所述字线的宽度、所述位线的宽度、相邻的所述字线之间的间距和相邻的所述位线之间的间距均为预设值，所述预设值大于或等于30纳米且小于或等于60纳米。

8.根据权利要求1所述的制备方法，其特征在于，所述字线延伸的所述第二方向和所述位线延伸的所述第一方向在所述衬底上投射相交并具有第一夹角，所述第一夹角的角度大于或等于60度且小于或等于90度。

9.根据权利要求4所述的制备方法，其特征在于，所述在所述通孔的侧壁形成环形栅介质层的步骤包括：

在所述通孔内形成栅介质层薄膜，所述栅介质层薄膜覆盖在所述通孔的侧壁和所述通孔的底壁；

在所述栅介质层薄膜上形成保护层薄膜；

通过刻蚀工艺去除所述底壁的栅介质薄膜和保护层薄膜，在所述通孔中开设暴露出所述位线的开口；

其中，所述开口的底部与所述位线的顶部之间的距离大于或等于5纳米且小于或等于8纳米；所述通孔的底部与所述位线的顶部之间的距离大于或等于3纳米且小于或等于5纳米。

10.根据权利要求1-9任一项所述的制备方法，其特征在于，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述衬底上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。

11.一种集成电路存储器，其特征在于，包括：

衬底；

位线，形成在所述衬底上并沿第一方向延伸；

字线，形成在所述位线上并沿第二方向延伸；

立式存储晶体管，形成在所述字线和所述位线空间相交的交叠区域，位于所述字线中，且与所述位线连接。