[发明专利]半导体存储装置及其读取方法在审
申请号: | 202010830045.7 | 申请日: | 2020-08-18 |
公开(公告)号: | CN113284535A | 公开(公告)日: | 2021-08-20 |
发明(设计)人: | 柳平康辅;児玉择洋;日岡健 | 申请(专利权)人: | 铠侠股份有限公司 |
主分类号: | G11C16/04 | 分类号: | G11C16/04;G11C16/08;G11C16/24;G11C16/26 |
代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 张世俊 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 存储 装置 及其 读取 方法 | ||
本发明的实施方式提供一种能够抑制读取错误的发生的半导体存储装置及其读取方法。实施方式的半导体存储装置包含:NAND串,具备串联连接且彼此相邻的第1及第2存储单元;第1字线,与第1存储单元的栅极连接;第2字线,与第2存储单元的栅极连接;位线,与NAND串连接;以及感测放大器,包含感测节点、连接于感测节点与位线之间的第1晶体管、及锁存电路。该半导体存储装置能够执行包含第1读取动作与第2读取动作的读取动作。
[相关申请]
本申请案享有以日本专利申请案2020-27018号(申请日:2020年2月20日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其读取方法。
背景技术
已知有能够非易失性地存储数据的NAND(Not AND,与非)型闪存。
发明内容
实施方式提供一种能够抑制读取错误的发生的半导体存储装置及其读取方法。
实施方式的半导体存储装置包含:NAND串,具备串联连接且彼此相邻的第1及第2存储单元;第1字线,与第1存储单元的栅极连接;第2字线,与第2存储单元的栅极连接;位线,与NAND串连接;以及感测放大器,包含感测节点、连接于感测节点与位线之间的第1晶体管、及锁存电路。该半导体存储装置能够执行包含第1读取动作与第2读取动作的读取动作。在选择第1字线的读取动作中,在第1读取动作时,对第2字线施加第1读取电压,在施加第1读取电压的期间,将感测节点经由第1晶体管与位线连接,在感测节点经由第1晶体管与位线连接后,将基于感测节点的电压的第1数据存储到锁存电路,在第2读取动作时,对第1字线施加第2读取电压,在施加第2读取电压的期间,将感测节点经由第1晶体管在第1时间与位线连接,在感测节点经由第1晶体管在第1时间与位线连接后,将基于感测节点的电压的第2数据存储到所述锁存电路,在第2数据存储到锁存电路后,在施加第2读取电压的期间,将感测节点经由第1晶体管在和第1时间不同的第2时间与位线连接,在感测节点经由第1晶体管在第2时间与位线连接后,将基于感测节点的电压的第3数据存储到锁存电路。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器组件的电路构成的一例的电路图。
图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
图7是表示第1实施方式的半导体存储装置的存储器柱的剖面构造的一例的剖视图。
图8是表示第1实施方式的半导体存储装置中应用于存储单元晶体管的数据的分配的一例的概略图。
图9(A)、(B)是表示第1实施方式的半导体存储装置中执行写入动作的顺序的一例的表格。
图10是表示第1实施方式的半导体存储装置的写入动作的一例的时序图。
图11是表示第1实施方式的半导体存储装置的读取动作的指令序列的一例的概念图。
图12是表示第1实施方式的半导体存储装置的DLA读取动作的一例的时序图。
图13是表示第1实施方式的半导体存储装置的存储单元晶体管的阈值分布的一例的概念图。
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