[发明专利]一种基于准循环生成矩阵的码率兼容LDPC编码器

权利要求书

1.一种基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于包括：选择信号产生模块、移位首向量存储器模块和校验计算模块；其中，

所述选择信号产生模块，根据编码器输入的编码类型、虚拟填充长度和缩短长度得到当前的块内计数值、分块计数值、各移位寄存器的路由选择信号和校验选择输出信号；

所述移位首向量存储器模块，根据编码器输入的编码类型和选择信号产生模块送来的分块计数值，计算当前码率下的移位首向量，送入校验计算模块的进行校验位的计算；

所述校验计算模块，将移位首向量存储器模块输入的移位首向量和当前编码器输入的信息位相乘，并与上一级移位寄存器的输出值加和后送入本级移位寄存器，其中，上一级移位寄存器的位置可能随着码率和当前的分块计数不同而不同，由选择信号产生模块输入的路由选择信号进行选择。

2.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：所述选择信号产生模块包括查找表电路、起始计数值计算电路、结束计数值计算电路、块内计数器、分块计数器、输出选择电路和移位选择电路；其中，

查找表电路根据输入的编码类型以查表的方式产生对应生成矩阵的3个参数值，其中，3个参数值分别是生成矩阵的分块大小L、检验矩阵的行分块数量R和校验矩阵的信息行分块数C；

起始计数值计算电路根据拟填充长度计算块内计数起始值和分块计数起始值；

结束计数值计算电路根据缩短长度计算分块计数结束值和块内计数结束值；

块内计数器的块内计数值在编码开始从块内计数起始值开始计数，直到块内计数值等于L-1时，再从0到L-1进行循环计数；

分块计数器的分块计数值在编码开始从分块计数起始值开始计数，每当分块计数值等于L-1时，将分块计数值加1，直到块内计数值等于块内计数结束值且分块计数值等于分块计数结束值时，停止计数，并向输出选择电路发出帧结束标识；

输出选择电路在分块计数值小于或等于C-1时，校验选择输出信号输出0值使得编码器输出信息位，当分块计数值大于C-1时，校验选择输出信号输出1值使得编码器输出校验位，直到收到分块计数器发送的帧结束标识，将校验选择输出信号输出0值，结束校验位输出；

移位选择电路根据生成矩阵的分块大小L、检验矩阵的行分块数量R、校验矩阵的信息行分块数C和校验选择输出信号对校验计算模块的移位寄存器的移位链接关系进行控制，产生不同上级寄存器的路由选择信号。

3.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：移位首向量存储器模块为ROM结构，由编码器输入的编码类型和分块计数值得到当前分块对应的ROM读地址，再根据ROM读地址读取得到当前分块的移位首向量。

4.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：分块计数值作为移位首向量存储器模块的输入，用于计算当前分块的移位首向量；路由选择信号作为校验计算模块的输入，用于控制各移位寄存器的移位和反馈分支的选择；校验选择输出信号作为校验计算模块的输入，用于控制信息位和校验位的选择输出。

5.根据权利要求1所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：当校验选择输出信号为0时，校验计算模块将编码器输入的信息位直接输出；当校验选择输出信号为1时，则将移位寄存器的最低位作为校验位输出，输出校验位的过程中移位寄存器一直进行右移操作，所有校验位因此逐一从移位寄存器的最低位向外输出。

6.根据权利要求2所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：分块计数起始值等于虚拟填充长度除以生成矩阵的分块大小L所得的商，块内计数起始值等于虚拟填充长度除以生成矩阵的分块大小L所得的余数。

7.根据权利要求2所述的基于准循环生成矩阵的码率兼容LDPC编码器，其特征在于：分块计数结束值等于R-1减去缩短长度除以L的商，块内计数结束值等于L-1减去缩短长度除以L的余数。