[发明专利]半导体结构

说明书

本公开描述用于形成包绕式栅极装置的技术，其中通过蚀刻交替地垂直堆叠在半导体层之间的缓冲层以释出半导体层。不同垂直高度堆叠的缓冲层包括不同的材料组成，相对于用于至少部分地去除缓冲层以释出半导体层的蚀刻剂，其产生不同的蚀刻速率。本公开还提供一种半导体结构。

技术领域

本发明实施例涉及一种半导体装置及其形成方法，且特别涉及一种纳米线堆叠包绕式(gate-all-around,GAA)栅极装置及其形成方法。

背景技术

互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)晶体管为集成电路的基础。更快的CMOS开关速度需要更高的驱动电流，其会降低CMOS晶体管的栅极长度。较短的栅极长度会导致不良的“短通道效应”(short-channel effects)，从而影响栅极的电流控制功能。鳍式场效晶体管已被开发以克服短通道效应。作为进一步改善通道的静电控制，具有包绕式栅极的晶体管已被开发，其中栅极部分可以从其上表面及侧壁包绕半导体通道或通道条。

发明内容

本发明实施例提供一种半导体结构包括基板及半导体条的垂直堆叠于基板上。半导体条的垂直堆叠包括第一半导体材料的第一半导体条及第一半导体材料的第二半导体条。第二半导体条在垂直方向上与第一半导体条分离。半导体结构还包括栅极结构邻近第一半导体条的第一部分及第二半导体条的第一部分。源极/漏极结构接触第一半导体条的第二部分及第二半导体条的第二部分。第一半导体条的厚度不同于第二半导体条的厚度。

本发明实施例提供一种半导体结构包括基板、第一缓冲层于基板上、第一半导体材料的第一半导体层于第一缓冲层上、第二缓冲层于第一半导体层上以及第一半导体材料的第二半导体层于第二缓冲层上。相对于蚀刻剂，第二缓冲层具有与第一缓冲层不同的蚀刻速率，其蚀刻剂对于第一半导体材料具有选择性。

本发明实施例提供一种形成半导体结构的方法，包括提供晶圆。晶圆包括堆叠层于基板上。堆叠层包括以交替顺序堆叠的多个半导体层及多个缓冲层。多个缓冲层包括具有不同材料组成的第一缓冲层及第二缓冲层。通过图案化晶圆形成鳍片结构。鳍片结构包括多个半导体条及多个缓冲条的堆叠。通过去除多个缓冲条中与源极/漏极区邻近的部分以释出多个半导体条的源极/漏极区。形成源极/漏极结构接触多个半导体条的源极/漏极区。通过去除多个缓冲条中与通道区邻近的部分以释出多个半导体条的通道区。形成栅极结构邻近多个半导体条的通道区。

附图说明

以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。

图1A至图1B根据本公开一些示例实施例，为示例装置的立体图及剖面图。

图2根据本公开一些示例实施例，为示例制造制程流程图。

图3A至图3C、图5A至图5C、图6A至图6C、以及图7至图13根据本公开一些示例实施例，为制作图1A至图1B的示例装置的各个阶段的立体图及剖面图。

图4为实验数据示例图。

图14根据本公开一些示例实施例，显示示例装置的替代的及/或额外的实施例。

附图标记说明：

100：装置

110：基板

112：鳍片结构

112：下部

120：堆叠

130：源极/漏极结构

132：上表面

132：源极/漏极电极层