[发明专利]半导体装置及其制造方法

说明书

实施方式涉及一种半导体装置及其制造方法。本实施方式的半导体装置具备半导体区域、绝缘部、第1区域(源极)、第2区域(漏极)、控制电极(栅极电极)、第1电极、及第1绝缘膜。半导体区域包括第1表面，具有第1导电型。绝缘部形成于半导体区域，具有较第1表面沿半导体区域的深度方向后退的第2表面。第1区域位于绝缘部的第1部分与绝缘部的第2部分之间且设于半导体区域上。第2区域位于第1部分与第2部分之间，与第1区域分开，且设于半导体区域上。控制电极设于第1表面上方，位于第1区域与第2区域之间。第1电极设于第1区域之上，与第1区域相接。第1绝缘膜设于第1表面与第2表面之间的阶差部的半导体区域的侧壁。第1绝缘膜为包含铪的绝缘膜。

[相关申请]

本申请享有以日本专利申请2020-26136号(申请日：2020年2月19日)为基础申请案的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

此处所记载的实施方式涉及一种半导体装置及其制造方法。

背景技术

近年来，在LSI(Large Scale Integration，大规模积体电路)技术中，随着积体化及元件动作的高速化，栅极长度的短距离化、源极区域及漏极区域的接合深度的浅化不断发展。另外，例如NAND(Not And，与非)型闪存等存储单元的驱动用晶体管尺寸于决定存储单元的半间距(HP：Half Pitch)的方面成为重要因素。

作为缩小晶体管尺寸的方法之一，有效的是将活性区域缩小化，将源极接点与绝缘分离区域之间的距离缩小化。然而，随着源极接点与绝缘分离区域之间的距离的缩小化，源极接点搭于绝缘分离区域，源极接点与源极扩散接面之间的距离会靠近，因此导致接合泄漏上升，缩小化变得困难。

发明内容

本发明的实施方式提供一种抑制接合泄漏的上升并且可缩小化的半导体装置及其制造方法。

实施方式的半导体装置具备半导体区域、绝缘部、第1区域、第2区域、控制电极、第1电极、及第1绝缘膜。半导体区域包括第1表面，具有第1导电型。绝缘部形成于半导体区域，具有较第1表面沿半导体区域的深度方向后退的第2表面。第1区域位于绝缘部的第1部分与绝缘部的第2部分之间且设于半导体区域上。第2区域位于第1部分与第2部分之间，与第1区域分开，且设于半导体区域上。控制电极设于第1表面上方，位于第1区域与第2区域之间。第1电极设于第1区域之上，与第1区域相接。第1绝缘膜设于第1表面与第2表面之间的阶差部的半导体区域的侧壁。第1绝缘膜为包含铪的绝缘膜。

附图说明

图1A是实施方式的半导体装置的示意性平面图案构成图。

图1B是将活性区域缩小化的实施方式的半导体装置的示意性平面图案构成图。

图1C是进行缩小化直至源极接点及漏极接点的端部与绝缘分离区域相接的实施方式的半导体装置的示意性平面图案构成图。

图1D是进行缩小化直至源极接点及漏极接点的端部搭于绝缘分离区域的实施方式的变化例的半导体装置的示意性平面图案构成图。

图2A～图2F是第1实施方式的半导体装置的制造方法的一步骤且为沿图1C的I-I线的示意性剖面构造图。

图2G及图2H是第1实施方式的变化例的半导体装置的制造方法的一步骤且为沿图1D的II-II线的示意性剖面构造图。

图3A～图3G是第2实施方式的半导体装置的制造方法的一步骤且为沿图1C的I-I线的示意性剖面构造图。

图3H～图3J是第2实施方式的变化例的半导体装置的制造方法的一步骤且为沿图1D的II-II线的示意性剖面构造图。

具体实施方式