[发明专利]对集成电路进行ESD防护的方法

说明书

本发明提供了一种对集成电路进行ESD防护的方法，所述ESD防护的方法包括选用一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验失效电压；根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；利用设计后的电源隔离结构对所述集成电路进行ESD防护。本发明通过对集成电路中电源隔离结构进行ESD失效试验获得ESD失效与电源系统分布电容的相关性，进而对电源隔离结构进行结构的改进设计，以提升电源隔离结构对于集成电路的电源隔离性能，有效避免ESD对集成电路造成的损伤，提升了静电防护性能。

技术领域

本发明涉及集成电路静电防护技术领域，特别涉及一种对集成电路进行 ESD防护的方法。

背景技术

静电放电(Electrostatic Discharge，ESD)对电子器件的危害，尤其对集成电路(Integrated Circuit，IC)芯片的危害，越来越引起了人们的重视。各种各样防护ESD的技术措施近几十年发展迅速，其中IC芯片的各种ESD防护网络设计与应用，是重要措施之一。

针对如何对集成电路进行有效的ESD防护一直是本领域技术人员不断研究与探索的课题。

发明内容

本发明的目的在于提供一种对集成电路进行ESD防护的方法，以提升集成电路的ESD防护性能。

为解决上述技术问题，本发明提供一种对集成电路进行ESD防护的方法，所述对集成电路进行ESD防护的方法包括：

选用至少一ESD失效模型对各个类型的电源隔离结构分别进行ESD失效试验；

根据ESD失效试验结果获得ESD失效与电源系统分布电容的相关性；

基于所述ESD失效与电源系统分布电容的相关性，对所述集成电路中的电源隔离结构进行结构设计；

利用设计后的电源隔离结构对所述集成电路进行ESD防护。

可选的，在所述的对集成电路进行ESD防护的方法中，还包括如下步骤：

对已进行过ESD失效试验的电源隔离结构进行ESD失效机理分析。

可选的，在所述的对集成电路进行ESD防护的方法中，还包括如下步骤：

对ESD失效与电源系统分布电容的相关性进行SPICE模拟试验验证。

可选的，在所述的对集成电路进行ESD防护的方法中，所述ESD失效与电源系统分布电容的相关性为正相关。

可选的，在所述的对集成电路进行ESD防护的方法中，所述对所述集成电路中的电源隔离结构进行结构设计的过程如下：

获取电源隔离结构的击穿电压；

根据所述击穿电压制备对应结构的电源隔离结构。

可选的，在所述的对集成电路进行ESD防护的方法中，当所述电源隔离结构为电源钳，所述电源钳的击穿电压为1.2V时，制备的电源钳的改进之处在于：以普通工艺形成的硅化物作为聚合物门(Poly-gate)的侧壁。

可选的，在所述的对集成电路进行ESD防护的方法中，当所述电源隔离结构为电源钳，所述电源钳的击穿电压为3.3V时，制备的电源钳的改进之处在于：以普通工艺形成的硅化物作为聚合物门的侧壁，并去除附加于硅化物下的较低电阻上的ESD离子阻抗。

可选的，在所述的对集成电路进行ESD防护的方法中，所述电源钳的种类为GG-NMOS或MOS-FET。