[发明专利]用于静电防护的晶体管及其制造方法

说明书

本发明涉及静电防护领域，提供了一种用于静电防护的晶体管及其制造方法，通过在衬底上形成P型阱区和与该P型阱区相连的N型阱区，利用间隔设置的多个场氧区和栅极结构进行离子注入以依次形成位于P型阱区的第一P型区和第一N型区，以及位于N型阱区的第二N型区和第三N型区，再通过分布在第一P型区、第一N型区和栅极结构上的金属硅化物层电连接引出作为该晶体管的阴极，以及将位于第三N型区上的金属硅化物层引出作为该晶体管的阳极。其相较于现有技术，将晶体管的漏端结构进行新的调整，省去金属硅化物阻挡层这一掩模版，节省了制造成本，并将尺寸有所减小，同时还能达到相同的ESD电流泄放能力。

技术领域

本发明涉及静电防护领域，具体涉及一种用于静电防护的晶体 管及其制造方法。

背景技术

静电放电(Electro-Static discharge，ESD)是一种客观存在的自然现 象，伴随着产品的整个周期。芯片的制造、封装、测试到应用阶段，其 外部环境和内部结构都会积累一定的电荷，会随时受到静电的威胁。对 集成电路进行静电保护的途径有二：一是控制和减少静电产生和放电的 发生，例如使用静电防护服、防静电腕带等；二是在芯片外围设计静电 泄放器件，为静电提供泄放通路。途径二中的静电泄放器件相当于芯片 (integratedcircuit，IC)内的“避雷针”，避免静电放电时电流流入IC 内部电路而造成损伤，它是目前最直接和常见的一种保护措施。但是， 随着器件的特征尺寸不断减小和集程度不断提高，ESD器件的设计窗口 越来越小，难度越来越大，需要一种占用芯片面积小且泄放静电能力好 的ESD保护器件，这成为了集成电路工程师所要面临的挑战。

因此，在芯片设计中需要在各个引脚放置ESD防护器件，用于保护 芯片断电及上电这两种状态。而在传统设计中，场效应管经常作为ESD 防护器件来使用，这样可以兼容绝大部分互补金属氧化物半导体 (Complementary Metal Oxide Semiconductor，CMOS)工艺。

图1示出传统的用于ESD防护的场效应管的电路结构图，图2示出图1 的等效电路图，参考图1，其阴极分别电连接在位于第一P型区103、第 一N型区104和多晶硅层107上的金属硅化物层108，而第一P型区103、第 一N型区104和多晶硅层107，以及第三N型区105上均位于衬底101上的P 型阱区102内，在衬底101表面上依次堆叠的栅氧化层106和多晶硅层107 形成栅极结构，阳极连接在第三N型区105上的金属硅化物层108上，而 位于衬底101表面的场氧区109间隔设置，以对第一P型区103、第一N型 区104和多晶硅层107，以及第三N型区105进行隔离，使用场效应管对引 脚实现ESD防护时，需要将漏端区域(第三N型区105)拉开了一段距离， 并且在制造过程中用金属硅化物阻挡层这块掩模版去除这一区域的部分金属硅化物层形成压舱电阻R0，如图2所示，该压舱电阻R0连接于阴极 与晶体管T11的漏端，P阱电阻R11连接于晶体管T11的栅极与源极(阳极) 之间，以此提高场效应管在ESD电流泄放时的均匀性。

但上述方案中用于引脚ESD防护器件的场效应管在制作中还需利用 金属硅化物掩模版，增加了生产成本，同时形成的漏端区域(第三N型 区105)的宽度受限，使成型的器件尺寸难以减小，应用受限。

发明内容

为了解决上述技术问题，本发明提供了一种用于静电防护的晶体 管及其制造方法，在实现了ESD防护的同时节省了制造成本，也缩小了 成型器件的尺寸。

一方面，本发明提供了一种用于静电防护的晶体管，包括：

位于衬底中的P型阱区和N型阱区，且该P型阱区与N型阱区连 接；

该P型阱区上依次间隔设置的第一P型区、第一N型区和栅极结构， 该栅极结构包括在衬底上依次堆叠的栅氧化层和多晶硅层；

该N型阱区上依次间隔设置的第二N型区和第三N型区，该第二N 型区横跨在前述N型阱区与P型阱区的交界处，且该第一N型区和第二 N型区位于前述栅极结构的两侧；