[发明专利]一种FPGA内嵌DDR硬核及FPGA

说明书

本申请公开了一种FPGA内嵌DDR硬核及FPGA，涉及集成电路技术领域。该DDR硬核包括：控制器、物理层控制模块、用户逻辑模块和IO模块。控制器用于向物理层控制模块发送DFI地址和数据命令；物理层控制模块将DFI地址和数据命令转换为DDR通信信号和延迟链的控制信号并发送至用户逻辑模块；用户逻辑模块用于将DDR通信信号和延迟链控制信号与用户的配置进行交互以获取用户配置信号；IO模块将用户配置信号发送给外接的DDR颗粒。利用该DDR硬核，用户可以更容易的访问DDR内核，解决了与可编程逻辑兼容的问题，使得DDR控制信号可以跑在更低的速度上，与FPGA可编程逻辑的配合性更好，增加了IO应用的灵活性。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种FPGA内嵌DDR硬核及FPGA。

背景技术

目前很多ASIC(Application Specific Integrated Circuit，专用集成电路)芯片中都已经加入了DDR(Double Data Rate，双倍速率)硬核的支持，DDR硬核是固化在FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)内部的特殊DDR控制硬件电路。

DDR硬核的主要功能是接收可编程控制逻辑的DDR访问控制信号，并转换成DDR颗粒的有效命令。DDR硬核主要是实现的DDR物理层，对低速并行的DDR的地址命令和读写数据的命令进行解析，然后按照DDR协议要求转换为高速的DDR控制信号，从而达到正确访问DDR颗粒的目的。

目前的DDR硬核设计中都主要应用在ASIC中，通信的速度是相对可编程逻辑来说是较高的，所以在FPGA硬核设计中，需要兼容可编程逻辑的速度，并将相应的低速信号转换为高速的DDR通信信号，导致DDR硬核的设计困难。同时由于FPGA芯片的高速IO(Input/Output，输入/输出)需要被用户灵活配置成不同的IO标准，但IO连线资源紧张，因此增加了IO设计的复杂度。

发明内容

为了解决现有技术存在的上述技术问题，本申请提供了一种FPGA内嵌DDR硬核及FPGA，使得用户可以更容易的访问DDR内核，从而解决了与可编程逻辑兼容的问题，还增加了IO应用的灵活性，便于进行IO的多功能复用。

第一方面，本申请提供了一种FPGA内嵌DDR硬核，包括：控制器、物理层控制模块、用户逻辑模块和IO模块；

控制器，用于向所述物理层控制模块发送DFI地址和数据命令；

物理层控制模块，用于将所述DFI地址和数据命令转换为DDR通信信号和延迟链的控制信号并发送至用户逻辑模块；

用户逻辑模块，用于将所述DDR通信信号和延迟链控制信号与用户的配置进行交互以获取用户配置信号；

IO模块用于将所述用户配置信号发送给外接的DDR颗粒。

结合第一方面，在第一种可能的实现方式中，所述物理层控制模块包括：测试逻辑模块；

所述测试逻辑模块，用于产生测试信号，并在所述IO模块的输出端获取所述测试信号的对应的输出信号，将所述测试信号的对应的输出信号与预设信号进行比对以检测电路；所述预设信号为所述测试信号对应的期望输出信号。

结合第一方面，在第二种可能的实现方式中，所述物理层控制模块包括：测试逻辑模块；

所述测试逻辑模块，用于控制延迟链对应的电路串联，通过自激获取相应的激励，并通过动态调延迟链的配置以检测所述延迟链的性能。

结合第一方面，在第三种可能的实现方式中，所述物理层控制模块包括：控制逻辑模块；

所述控制模块，用于通过配置所述DDR硬核的寄存器以产生相应的动态随机存取存储器DRAM控制命令，以使所述DDR硬核识别和调试错误。