[发明专利]一种FPGA内嵌DDR硬核及FPGA

权利要求书

1.一种FPGA内嵌DDR硬核，其特征在于，包括：控制器、物理层控制模块、用户逻辑模块和IO模块；

所述控制器，用于向所述物理层控制模块发送DFI地址和数据命令；

所述物理层控制模块，用于将所述DFI地址和数据命令转换为DDR通信信号和延迟链的控制信号并发送至用户逻辑模块；

所述用户逻辑模块，用于将所述DDR通信信号和延迟链控制信号与用户的配置进行交互以获取用户配置信号；

所述IO模块用于将所述用户配置信号发送给外接的DDR颗粒。

2.根据权利要求1所述的硬核，其特征在于，所述物理层控制模块包括：测试逻辑模块；

所述测试逻辑模块，用于产生测试信号，并在所述IO模块的输出端获取所述测试信号的对应的输出信号，将所述测试信号的对应的输出信号与预设信号进行比对以检测电路；所述预设信号为所述测试信号对应的期望输出信号。

3.根据权利要求1所述的硬核，其特征在于，所述物理层控制模块包括：测试逻辑模块；

所述测试逻辑模块，用于控制延迟链对应的电路串联，通过自激获取相应的激励，并通过动态调延迟链的配置以检测所述延迟链的性能。

4.根据权利要求1所述的硬核，其特征在于，所述物理层控制模块包括：控制逻辑模块；

所述控制模块，用于通过配置所述DDR硬核的寄存器以产生相应的动态随机存取存储器DRAM控制命令，以使所述DDR硬核识别和调试错误。

5.根据权利要求1-4中任意一项所述的硬核，其特征在于，所述物理层控制模块包括：校准模块；

所述校准模块，用于对所述DDR硬核的初始化和上电过程进行校准以提升信号的质量。

6.根据权利要求5所述的硬核，其特征在于，所述校准模块具体用于：

对于延迟链进行初始化校准以跟踪延迟链的变化；

进行ZQ校准以提升信号的完整性；

校准所述IO模块的偏差；

进行写入均衡WL校准，以平衡飞跃flyby对数据选取脉冲DQS的影响；

对接收DRAM数据的门控电路进行校准，以使物理层硬核可以正确的接收DRAM发送的数据；

进行写入均衡调整校准，以对所述WL校准进行调整；

进行读取数据眼图RD data eye校准，以使得读数据更加精确的被采样；

进行写入数据眼图WR data eye校准，以使写数据更加精确的被发送至所述DRAM；

进行参考电压VREF校准，以获取更准确的参考电压。

7.根据权利要求1所述的硬核，其特征在于，所述IO模块包括：IO逻辑控制模块和IO物理模块；

所述IO逻辑控制模块，用于对所述用户配置信号进行延迟链的调整，进行由并行传输向串行传输的转换后，发送至所述IO物理模块；

所述IO物理模块，用于将并行传输的所述用户配置信号发送至所述DDR颗粒。

8.根据权利要求1所述的硬核，其特征在于，所述DDR硬核支持DDR3和DDR4类型的协议。

9.一种FPGA，其特征在于，所述FPGA包括权利要求1-8中任意一项所述的DDR硬核，还包括DDR颗粒。

10.根据权利要求9所述的FPGA，其特征在于，所述DDR颗粒规格为DDR3或DDR4。