[发明专利]半导体存储器件的制作方法

说明书

本发明公开了一种半导体存储器件的制作方法，包括进行一第一掺杂工艺在半导体基板中形成阱区、在所述半导体基板中形成字线、在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行掺杂工艺、在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行掺杂工艺、以及在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

技术领域

本发明公开的实施方式涉及一种半导体存储器件的制作方法，更具体来说，其涉及一种可改进埋入式字线部位的栅极诱导漏极漏电流(Gate Induced Drain Leakage,GIDL)问题的半导体存储器件制作方法。

背景技术

栅极诱导漏极漏电流(Gate Induced Drain Leakage,简称GIDL)效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态(NM0S栅极接负电压，PMOS栅极接正电压)而漏区接电压(NM0S漏区接正电压，PMOS漏区接负电压)时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生能带-能带隧穿效应(Band-to-Band Tunneling),从而形成漏极漏电流。它是关态漏电流的主要来源，决定了栅氧化层薄氧化层的厚度下限。当MOS具备薄栅时，GIDL会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。

传统抑制GIDL的方法，主要是通过增加栅极介电层的厚度或者使漏极端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案并不利于器件进一步缩小，特别是在存储器件的微缩方面，也会引起其他寄生效应(如热载流子效应，hot carriereffect)等不良影响。故此，业界仍需积极开发其他能有效改善GIDL问题的方法。

发明内容

有鉴于上述半导体器件容易遭遇的栅极诱导漏极漏电流(GIDL)问题，本发明于此提出了一种新颖的半导体存储器件的制作方法，其特征在于将原本在阱区注入工艺后进行的源极/漏极注入工艺改为在制作位线接触件之前以及存储节点接触件之前进行，如此可实现根据埋入式字符线的凹槽深度来连结注入工艺深度的功效，因而改善GIDL问题。

本发明的目的在于提出一种半导体存储器件的制作方法，其步骤包括提供一半导体基板、进行一第一掺杂工艺在所述半导体基板中形成阱区、在所述阱区形成之后，在所述半导体基板中形成字线、在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺、在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺、以及在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示系描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1绘示出根据本案较佳实施例中一半导体存储器件的平面图；