[发明专利]高速总线读写低速总线的转接电路及数据读写设备

说明书

本发明提供了一种高速总线读写低速总线的转接电路及数据读写设备，其中，转换电路包括依次连接的信号输入模块、信号处理模块和信号输出模块；信号输入模块用于获取高速总线输入信号，并将高速总线输入信号输入至信号处理模块；信号处理模块用于根据高速总线输入信号通过信号输出模块输出低速总线纵向信号，以实现对低速总线的数据进行读写。因此，本发明通过信号处理模块中各电路时序上的相互配合，完成高速总线读写低速总线上数据的功能，解决了现有技术中没有规范的高速总线读写低速总线的转接电路的问题。

技术领域

本发明涉及总线设计技术领域，尤其是涉及高速总线读写低速总线的转接电路及数据读写设备。

背景技术

在总线进行数据传输中，由于高速总线和低速总线的数据传输速度不同，传输协议也不相同，因此，在进行通讯时，造成高速总线和低速总线之间的通讯障碍，导致高速总线不能很好的读写低速总线中的数据，给数据传输带来了极大的不便。

发明内容

有鉴于此，本发明的目的在于提供高速总线读写低速总线的转接电路及数据读写设备，以缓解上述问题，实现了高速总线读写低速总线上数据的功能。

第一方面，本发明实施例提供了一种高速总线读写低速总线的转接电路，包括依次连接的信号输入模块、信号处理模块和信号输出模块；其中，信号处理模块，包括：读信号延迟电路、地址缓存寄存器、写数据缓存寄存器、写信号控制电路、写信号同步电路、写信号上升沿检测电路、写回应信号同步电路、写回应信号下降沿检测电路、异步复位同步电路和总线状态寄存器；读信号延迟电路、地址缓存寄存器和写数据缓存寄存器，直接与信号输入模块和信号输出模块连接；在信号输入模块和信号输出模块之间，写信号控制电路、写信号同步电路、写信号上升沿检测电路、写回应信号同步电路、写回应信号下降沿检测电路、异步复位同步电路依次连接，且，异步复位同步电路的输出端与写信号同步电路连接，其中，写信号控制电路、写回应信号同步电路和写回应信号下降沿检测电路均与信号输入模块连接；写信号控制电路、异步复位同步电路和写回应信号下降沿检测电路还均与总线状态寄存器连接；总线状态寄存器还与信号输入模块连接；信号输入模块用于获取高速总线输入信号，将高速总线输入信号输入至信号处理模块；信号处理模块用于根据高速总线输入信号通过信号输出模块输出低速总线纵向信号，以实现对低速总线的数据进行读写。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，上述信号输入模块包括第一输入接口、第二输入接口、第三输入接口、第四输入接口、第五输入接口和低速总线时钟信号接口；其中，第一输入接口和第五输入接口与读信号延迟电路的输入端连接，第二输入接口和第五输入接口与地址缓存寄存器的输入端连接，第三输入接口和第五输入接口与写数据缓存寄存器连接，第四输入接口和第五输入接口分别与写信号控制电路和总线状态寄存器连接；低速总线时钟信号接口分别与写信号同步电路、写信号上升沿检测电路和异步复位同步电路连接。

结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，上述第一输入接口输入的信号为高速总线读有效信号；第二输入接口输入的信号为高速总线地址信号；第三输入接口输入的信号为高速总线写数据信号；第四输入接口输入的信号为高速总线写有效信号；第五输入接口输入的信号为高速总线时钟信号；低速总线时钟信号接口输入的信号为低速总线时钟信号。

结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，上述信号输出模块包括第一输出接口、第二输出接口、第三输出接口和第四输出接口；第一输出接口与读信号延迟电路的输出端连接；第二输出接口与地址缓存寄存器的输出端连接；第三输出接口与写数据缓存寄存器的输出端连接；第四输出接口与写信号上升沿检测电路的输出端连接。

结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，上述第一输出接口输出的信号为低速总线读有效信号；第二输出接口输出的信号为低速总线地址信号；第三输出接口输出的信号为低速总线写数据信号；第四输出接口输出的信号为低速总线写有效信号。