[发明专利]高速总线读写低速总线的转接电路及数据读写设备

权利要求书

1.一种高速总线读写低速总线的转接电路，其特征在于，包括依次连接的信号输入模块、信号处理模块和信号输出模块；

其中，所述信号处理模块，包括：读信号延迟电路、地址缓存寄存器、写数据缓存寄存器、写信号控制电路、写信号同步电路、写信号上升沿检测电路、写回应信号同步电路、写回应信号下降沿检测电路、异步复位同步电路和总线状态寄存器；

所述读信号延迟电路、所述地址缓存寄存器和所述写数据缓存寄存器，直接与所述信号输入模块和所述信号输出模块连接；

在所述信号输入模块和所述信号输出模块之间，所述写信号控制电路、所述写信号同步电路、所述写信号上升沿检测电路、所述写回应信号同步电路、所述写回应信号下降沿检测电路、所述异步复位同步电路依次连接，且，所述异步复位同步电路的输出端与所述写信号同步电路连接，其中，所述写信号控制电路、所述写回应信号同步电路和所述写回应信号下降沿检测电路均与所述信号输入模块连接；

所述写信号控制电路、所述异步复位同步电路和所述写回应信号下降沿检测电路还均与所述总线状态寄存器连接；

所述总线状态寄存器还与所述信号输入模块连接；

所述信号输入模块用于获取高速总线输入信号，将所述高速总线输入信号输入至所述信号处理模块；所述信号处理模块用于根据所述高速总线输入信号通过所述信号输出模块输出低速总线纵向信号，以实现对所述低速总线的数据进行读写。

2.根据权利要求1所述的高速总线读写低速总线的转接电路，其特征在于，所述信号输入模块包括第一输入接口、第二输入接口、第三输入接口、第四输入接口、第五输入接口和低速总线时钟信号接口；

其中，所述第一输入接口和所述第五输入接口与所述读信号延迟电路的输入端连接，所述第二输入接口和所述第五输入接口与所述地址缓存寄存器的输入端连接，所述第三输入接口和所述第五输入接口与所述写数据缓存寄存器连接，所述第四输入接口和所述第五输入接口分别与所述写信号控制电路和所述总线状态寄存器连接；

所述低速总线时钟信号接口分别与所述写信号同步电路、所述写信号上升沿检测电路和所述异步复位同步电路连接。

3.根据权利要求2所述的高速总线读写低速总线的转接电路，其特征在于，所述第一输入接口输入的信号为高速总线读有效信号；所述第二输入接口输入的信号为高速总线地址信号；所述第三输入接口输入的信号为高速总线写数据信号；所述第四输入接口输入的信号为高速总线写有效信号；所述第五输入接口输入的信号为高速总线时钟信号；

所述低速总线时钟信号接口输入的信号为低速总线时钟信号。

4.根据权利要求1所述的高速总线读写低速总线的转接电路，其特征在于，所述信号输出模块包括第一输出接口、第二输出接口、第三输出接口和第四输出接口；

其中，所述第一输出接口与所述读信号延迟电路的输出端连接；

所述第二输出接口与所述地址缓存寄存器的输出端连接；

所述第三输出接口与所述写数据缓存寄存器的输出端连接；

所述第四输出接口与所述写信号上升沿检测电路的输出端连接。

5.根据权利要求4所述的高速总线读写低速总线的转接电路，其特征在于，所述第一输出接口输出的信号为低速总线读有效信号；所述第二输出接口输出的信号为低速总线地址信号；所述第三输出接口输出的信号为低速总线写数据信号；所述第四输出接口输出的信号为低速总线写有效信号。

6.根据权利要求1所述的高速总线读写低速总线的转接电路，其特征在于，所述信号输入模块设置在高速总线端，所述信号输出模块设置在低速总线端；

所述信号输入模块还包括第一端口，所述信号输出模块还包括第二端口；

其中，所述第二端口与所述第一端口连接，用于将总线读数据信号从所述低速总线端输送至所述高速总线端。

7.根据权利要求3所述的高速总线读写低速总线的转接电路，其特征在于，以所述高速总线时钟信号为驱动时钟工作的电路包括：所述读信号延迟电路、所述地址缓存寄存器、所述写数据缓存寄存器、所述写信号控制电路、所述写回应信号同步电路、所述写回应信号下降沿检测电路和所述总线状态寄存器。