[发明专利]DLL控制电路及控制方法

说明书

本发明提供了一种DLL控制电路，包括：第一可变延时电路对输入时钟信号进行延时，得到第一时钟信号；延时电路对第一时钟信号进行延时，得到第二时钟信号；相位采样触发器对第一时钟信号的电平和第二时钟信号的电平进行采样，根据第一时钟信号和第二时钟信号的电平，得到多个输出值；鉴相器比较电路相位采样触发器输出的多个输出值，得到第一控制信号或者第二控制信号；延迟控制电路根据第一控制信号，控制第一可变延时电路增加延时或者根据第二控制信号减少延时；第二可变延时电路根据输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。由此，通过数字电路实现对时钟信号的移相。

技术领域

本发明涉及电子电路技术领域，尤其涉及一种DLL控制电路及控制方法。

背景技术

随着芯片越来越大，功能越来越丰富，双倍速率同步动态随机存储器(DoubleData Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)已经成为系统中不可缺少的外设之一，而延迟锁相环(Delay-locked Loop，DLL)设计是DDR接口时钟设计上最关键的部分。

现有设计中，可变延时电路大多都使用压控延时线(voltage-controlleddelayline，VCDL)模拟电路来实现，VCDL是一种电压控制延时电路，给这个电路输入不同的电压，其能对输入产生不同的延时。鉴相器里面也要用到数模转换(Digital-to-AnalogConverter，DAC)电路来控制VCDL的电压，从而可以调节VCDL的延时。

由于VCDL和DAC都是一种模拟电路设计，模拟电路的设计都是在某个特定工艺下实现，如果换了工艺，需要重新设计和仿真，所以其可移植性差，再者模拟电路在功耗和面积上也比纯数字电路差。

发明内容

本发明实施例的目的是提供一种DLL控制电路及方法，以解决现有技术中的通过模拟电路来实现DLL所造成的需要VCDL，且工艺可移植性差的问题。

为解决上述问题，第一方面，本发明提供了一种延迟锁相环DLL控制电路，所述DLL控制电路包括：

第一可变延时电路，所述第一可变延时电路的第一输入端和时钟信号相连接，用于对输入时钟信号进行延时，得到第一时钟信号；

延时电路，所述延时电路的输入端和所述第一可变延时电路的输出端相连接，用于对所述第一时钟信号进行延时，得到第二时钟信号；

相位采样触发器，所述相位采样触发器的第一输入端和所述第一可变延时电路的输出端相连接，所述相位采样触发器的第二输入端和所述延时电路的输出端相连接，用于对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；

鉴相器比较电路，所述鉴相器比较电路的输入端和所述相位采样触发器的输出端相连接，用于根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；

延迟控制电路，所述延迟控制电路的输入端和所述鉴相器比较电路的输出端相连接，用于根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；

第二可变延时电路，所述第二可变延时电路的第一输入端和所述延时控制电路的输出端相连接，所述第二可变延时电路的第二输入端和相位移位选择输入相连接，用于根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。

在一种可能的实现方式中，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个的Sel端，多个延时单元的Sel端的输入通过独热码编码。