[发明专利]DLL控制电路及控制方法

权利要求书

1.一种延迟锁相环DLL控制电路，其特征在于，所述DLL控制电路包括：

第一可变延时电路，所述第一可变延时电路的第一输入端和时钟信号相连接，用于对输入时钟信号进行延时，得到第一时钟信号；

延时电路，所述延时电路的输入端和所述第一可变延时电路的输出端相连接，用于对所述第一时钟信号进行延时，得到第二时钟信号；

相位采样触发器，所述相位采样触发器的第一输入端和所述第一可变延时电路的输出端相连接，所述相位采样触发器的第二输入端和所述延时电路的输出端相连接，用于对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；

鉴相器比较电路，所述鉴相器比较电路的输入端和所述相位采样触发器的输出端相连接，用于根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；

延迟控制电路，所述延迟控制电路的输入端和所述鉴相器比较电路的输出端相连接，用于根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；

第二可变延时电路，所述第二可变延时电路的第一输入端和所述延时控制电路的输出端相连接，所述第二可变延时电路的第二输入端和相位移位选择输入相连接，用于根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。

2.根据权利要求1所述的DLL控制电路，其特征在于，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个的Sel端，多个延时单元的Sel端的输入通过独热码编码。

3.根据权利要求2所述的DLL控制电路，其特征在于，所述多个延时单元中，第一延时单元的第一输入端为时钟信号输入端，所述第一延时单元的第二输入端为延时后的时钟信号输入端，所述第一延时单元的第三端接第一电平信号，所述第一延时单元的sel端和延时控制电路相连接。

4.根据权利要求1所述的DLL控制电路，其特征在于，根据公式S＝P’/360*P计算相位移位后的时钟信号的相位；

其中，P为输入时钟信号的周期值，S为相位移位选择输入值，P’为相位移位后的时钟信号的相位。

5.根据权利要求1所述的DLL控制电路，其特征在于，所述鉴相器比较电路，当所述第一时钟信号和所述第二时钟信号为第一电平时，得到第一输出值，当所述第一时钟信号和所述第二时钟信号为第二电平时，得到第二输出值，当所述第一时钟信号为第一电平，第二时钟信号为第二电平时，得到第三输出值，当所述第一时钟信号为第二电平，所述第二时钟信号为第一电平时，得到第四输出值；所述第一输出值、所述第二输出值、所述第三输出值和所述第四输出值为二进制数值。

6.一种DLL控制方法，其特征在于，所述DLL控制方法包括：

第一可变延时电路对输入时钟信号进行延时，得到第一时钟信号；

延时电路对所述第一时钟信号进行延时，得到第二时钟信号；

相位采样触发器对所述第一时钟信号的电平和所述第二时钟信号的电平进行采样，根据所述第一时钟信号和所述第二时钟信号的电平，得到多个输出值；

鉴相器比较电路根据所述相位采样触发器输出的多个所述输出值，得到第一控制信号或者第二控制信号；

延迟控制电路根据所述第一控制信号，控制所述第一可变延时电路增加延时，或者，所述根据所述第二控制信号，控制所述第一可变延时电路减少延时，根据增加延时或者减少延时，得到所述输入时钟信号的周期值；

第二可变延时电路根据所述输入时钟信号的周期值和相位移位选择输入值，得到相位移位后的时钟信号。

7.根据权利要求6所述的DLL控制方法，其特征在于，所述第一可变延时电路或者所述第二可变延时电路包括多个延时单元，每个延时单元具有一个输出，多个延时单元的输出通过独热码编码。