[发明专利]一种双-6T SRAM结构的存内计算装置

说明书

本发明涉及一种双‑6T SRAM结构的存内计算装置。该装置包括：奇偶双通道阵列、T6T SRAM单元阵列、全局‑局部参考电压产生模块、两位补码处理模块和输出组合器，奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至T6T SRAM单元阵列，T6T SRAM单元阵列用于将输入数据进行存储和计算；T6T SRAM单元阵列与全局‑局部参考电压产生模块连接，全局‑局部参考电压产生模块与两位补码处理模块连接，两位补码处理模块用于将T6T SRAM单元阵列计算后的数据进行补码操作，输出组合器和两位补码处理模块连接，输出组合器用于将补码操作后的数据进行累加结合，得到最终的输出数据。本发明能够减少中间数据的产生，降低功耗。

技术领域

本发明涉及计算机内存领域，特别是涉及一种双-6T SRAM结构的存内计算装置。

背景技术

深度神经网络在人工智能等领域的应用取得了突破性的进展，能量消耗和延迟主要是输入，权重值等在存储器和运算单元之间移动产生的，而低功耗是对DNN处理器至关重要的。

传统内存中的CIM(存内计算)模式采用逐行访问原始数据的行为，生成的中间数据量过大，容易产生错误，而且逐行访问的行为也会大大提高能耗，这和日渐提高的低功耗需要不符。传统的内存中还存在面积和功耗的问题，面积较大，功耗较高，这不符合现在的需求。

发明内容

本发明的目的是提供一种双-6T SRAM结构的存内计算装置，能够减少中间数据的产生，降低功耗。

为实现上述目的，本发明提供了如下方案：

一种双-6T SRAM结构的存内计算装置，包括：奇偶双通道阵列、T6T SRAM单元阵列、全局-局部参考电压产生模块、两位补码处理模块和输出组合器，所述奇偶双通道阵列用于将输入数据分别利用奇数通道和偶数通道输入至所述T6T SRAM单元阵列，所述T6TSRAM单元阵列用于将所述输入数据进行存储和计算；所述T6T SRAM单元阵列与所述全局-局部参考电压产生模块连接，所述全局-局部参考电压产生模块与所述两位补码处理模块连接，所述两位补码处理模块用于将所述T6T SRAM单元阵列计算后的数据进行模数转换操作，所述输出组合器和所述两位补码处理模块连接，所述输出组合器用于将模数转换操作后的数据进行累加结合，得到最终的输出数据。

可选地，所述T6T SRAM单元阵列包括多个T6T SRAM单元，所述T6T SRAM单元包括一个M6T SRAM结构和一个L6T SRAM结构，各所述6T SRAM结构均包括4个PMOS晶体管、2个NMOS晶体管、2条位线和1条字线，其中，2个PMOS晶体管作为上拉器件，2个NMOS晶体管作为传输管。

可选地，所述T6T SRAM结构的工作方式分为读写两种，读操作时，位线BL1和位线BL2预放电到0，字线WL预充电到高电平后，使得数据通过所述位线BL1或所述位线BL2其中一个进行放电，依靠两者的电压差实现输出数据；写操作时，所述字线WL预充电到高电平，对所述位线BL1和所述位线BL2进行充电或者放电操作，使得两者一个为高电平一个为低电平，通过所述上拉器件管实现数据的写入操作。

可选地，两个相邻的所述T6T SRAM单元之间通过信号读位线、奇数读位线和偶数读位线连接。

可选地，所述T6T SRAM单元阵列中的偶数行T6T单元连接偶数读位线，所述T6TSRAM单元阵列中的奇数行连接奇数读位线。

可选地，当所述输入数据通过奇偶双通道阵列后，所述6T SRAM结构的读位线同时激活使得所述输入数据被映射到所述T6T SRAM单元阵列中；部分乘累加结果在信号读位线、奇数读位线和偶数读位线上分别处理；三种读位线上处理后的部分乘累加结果输出后被输出组合器和两位的补码处理单元组合，输出的结果被IO访问使用。

可选地，所述两位补码处理模块包括模数转化器。

根据本发明提供的具体实施例，本发明公开了以下技术效果：