[发明专利]用于形成自对准互连结构的方法

说明书

本公开涉及用于形成自对准互连结构的方法。本公开提供了一种用于形成互连结构的方法。该方法包括：提供半导体结构，所述半导体结构包括衬底和形成在所述衬底的顶部部分中的导电特征；在所述衬底之上沉积抗蚀剂层，其中，所述抗蚀剂层具有曝光阈值；向所述抗蚀剂层提供具有入射曝光剂量的辐射，其中，所述入射曝光剂量被配置为小于所述抗蚀剂层的所述曝光阈值，而反射曝光剂量和来自所述导电特征的顶表面的入射曝光剂量之和大于所述抗蚀剂层的所述曝光阈值，从而在所述导电特征之上形成潜在抗蚀剂图案；以及显影所述抗蚀剂层以形成图案化抗蚀剂层。

技术领域

本公开涉及用于形成自对准互连结构的方法。

背景技术

半导体集成电路(IC)产业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代都具有比上一代更小、更复杂的电路。在IC发展的过程中，功能密度(即单位芯片面积上互连器件的数量)普遍增大，而几何尺寸(即可以使用制造工艺创建的最小组件(或线路))则减小。这种缩减过程通常通过提高生产效率和降低相关成本来提供好处。这种缩减也增加了加工和制造IC的复杂性。

IC通常是通过沉积一系列的材料层形成的，其中一些材料层是通过光刻工艺形成的。图案化层与相邻层正确对准或重叠非常重要。随着现代IC几何尺寸的减小，正确的对准和重叠变得越来越困难。对于互连结构，重叠误差可能会减少接触面积(即过孔和金属线之间的接触面积)并引入电阻漂移。此外，重叠误差可能导致短路，从而导致芯片故障。此外，光刻工艺是制造总成本的一个重要因素，包括加工时间和工艺中使用的掩模(也称为光掩模或光罩)的成本。因此，需要一种光刻方法来减少在工艺重叠边缘随着技术节点的进步而缩小时的重叠误差的影响。

发明内容

根据本公开的一个实施例，提供了一种用于光刻图案化的方法，包括：提供半导体结构，所述半导体结构包括衬底和形成在所述衬底的顶部部分中的导电特征；在所述衬底之上沉积抗蚀剂层，其中，所述抗蚀剂层具有曝光阈值；向所述抗蚀剂层提供具有入射曝光剂量的辐射，其中，所述入射曝光剂量被配置为小于所述抗蚀剂层的所述曝光阈值，而所述入射曝光剂量和来自所述导电特征的顶表面的反射曝光剂量之和大于所述抗蚀剂层的所述曝光阈值，从而在所述导电特征之上形成潜在抗蚀剂图案；以及显影所述抗蚀剂层以形成图案化抗蚀剂层。

根据本公开的另一实施例，提供了一种用于光刻图案化的方法，包括：在衬底的顶部部分中形成第一导电特征；在所述衬底之上形成电介质层；部分凹陷所述电介质层以在所述第一导电特征之上形成沟槽；在所述电介质层之上涂覆抗蚀剂层，所述抗蚀剂层填充所述沟槽；将所述抗蚀剂层暴露在辐射中，其中，所述辐射的入射曝光剂量被配置为使得在所述沟槽中形成潜在抗蚀剂图案；显影所述抗蚀剂层以在所述抗蚀剂层中形成开口；通过所述抗蚀剂层中的所述开口蚀刻所述电介质层，从而使所述沟槽的一部分延伸穿过所述电介质层；以及在所述沟槽中形成第二导电特征并且使所述第二导电特征与所述第一导电特征接触。

根据本公开的又一实施例，提供了一种半导体结构，包括：衬底；第一导电特征，嵌入在所述衬底的顶部部分中；电介质层，位于衬底之上；以及第二导电特征，被所述电介质层包围并且与所述第一导电特征接触，所述第二导电特征具有第一侧壁以及与所述第一侧壁相对的第二侧壁，其中，所述第一侧壁具有直形轮廓并且位于所述第一导电特征之上，并且其中，所述第二侧壁具有阶形轮廓并且所述阶形轮廓的顶部部分从所述第一导电特征的边缘水平地偏移。

附图说明

当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要强调的是，根据行业标准惯例，不按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。

图1是根据本公开的一些实施例的半导体制造工艺中的半导体结构的截面视图。

图2是根据本公开的一些实施例的具有集成电路(IC)设计图案的光掩模的顶视图。